CN114281298B - 基于cpu+fpga的机载嵌入式音频接口控制系统及其控制方法 - Google Patents

基于cpu+fpga的机载嵌入式音频接口控制系统及其控制方法 Download PDF

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Abstract

本发明提供了一种基于CPU+FPGA的机载嵌入式音频接口控制系统及其控制方法，嵌入式CPU处理器通过I2C总线与音频编码器I2C接口交联，将参数写入音频编码器的控制寄存器中，嵌入式CPU处理器接收音频数据，将音频数据发送至FPGA，FPGA接收音频数据，并将音频数据存于内部例化的FIFO中，将音频数据输出至音频编码器；音频编码器收到I2S总线数据后，由对应的输出通道输出模拟音频信号。本发明实现软硬件解耦，兼容异构平台的应用，并实现可靠性的提升；能够通过软件灵活配置实现多种采样率的音频信号输出，满足不同机载嵌入式设备多应用场景的需求；实现与底层硬件的解耦，具备可移植性强、可靠性高的优点。

Description

基于CPU+FPGA的机载嵌入式音频接口控制系统及其控制方法
技术领域
本发明涉及嵌入式系统领域，尤其是一种基于机载嵌入式音频接口控制系统及配置方法。
背景技术
根据应用场景不同，机载嵌入式电子设备中音频接口的采样率需求多样，对驱动程序的配置灵活性要求较高；随国防科技的发展进步，航空电子产品的研制周期进一步缩短，重用性强、可靠性高的嵌入式驱动设计方法成为亟待攻克的关键技术。
现有的机载嵌入式音频接口驱动设计方法有以下缺点：
1.重用性差、开发周期长：传统机载嵌入式音频接口驱动仅由FPGA编程实现，其中I2C接口的配置通常通过MicroBlaze软核调用I2C IP核实现，开发复杂度高，可移植性较差；
2.可靠性较差：FPGA内部例化的MicroBlaze软核对用户不透明，可靠性较差；
3.配置灵活性差：FPGA程序开发复杂度高，逻辑映像固化后若要更改配置需重新开发逻辑，无法实现配置，难以满足多种音频采样率配置的需求。
对于以往机载嵌入式音频接口驱动重用性低、可靠性差、难以灵活配置的缺点，传统的机载嵌入式音频接口驱动设计方法已无法满足应用需求，发明设计一种新型的基于CPU+FPGA的机载嵌入式音频接口驱动设计方法，是迫切需要研究的课题。
发明内容
为了克服现有技术的不足，本发明提供一种基于CPU+FPGA的机载嵌入式音频接口控制系统及其控制方法。本发明公开了一种基于CPU+FPGA的机载嵌入式音频接口控制系统，以实现多种音频采样率灵活配置的需求，并提高驱动程序的重用性和可靠性。
本发明解决其技术问题所采用的技术方案是：
一种基于CPU+FPGA的机载嵌入式音频接口控制系统，包括嵌入式CPU处理器、可编程逻辑器件FPGA及音频编码器，利用嵌入式CPU的配置灵活性以及FPGA擅长接口转换的特点，实现新型的音频接口控制系统的设计；嵌入式CPU处理器通过I2C总线与音频编码器I2C接口交联，嵌入式CPU处理器上运行的音频处理软件通过I2C总线对音频编码器进行配置，将参数采样率、串行数据位宽、输出通道号写入音频编码器的控制寄存器中；嵌入式CPU处理器通过以太网接收外部数字信号的音频数据，通过Local Bus总线将数字信号的音频数据发送至FPGA，FPGA接收音频数据，并将音频数据存于内部例化的FIFO中；FPGA内部的I2SIP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出至音频编码器；音频编码器收到I2S总线数据后，依据控制寄存器中采样率、串行数据位宽、输出通道号，将收到的I2S总线数据进行数模转换后，由对应的输出通道输出模拟音频信号；
所述嵌入式CPU处理器采用NXP公司的P2020处理器，运行音频管理软件，通过I2C总线对音频编码器进行初始化配置，通过以太网接收外部数字信号的音频数据，并将该数据通过Local Bus总线向FPGA发送。
所述FPGA可编程逻辑器件采用Xilinx公司的可编程逻辑器件XC7A200T-2FFG1156I，通过Local Bus总线接收音频数据，并存于内部例化的FIFO中，FPGA内部的I2SIP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出。
所述音频编码器采用TI公司的音频编码器TLV320AIC3106IRGZ，接收来自FPGA的I2S总线数据，依据控制寄存器中采样率、串行数据位宽、输出通道号、音量等参数，经数模转换后，通过对应的输出通道输出模拟音频信号。
一种基于CPU+FPGA的机载嵌入式音频接口控制系统的控制方法，具体步骤为：
系统启动后，嵌入式CPU处理器依次完成音频编码器的如下配置：
步骤1.设置串行数据位宽和接口传输模式，更改音频编码器串行数据接口控制寄存器D5-D4位，将串行数据位宽设置为16bit、20bit、24bit或32bit，将同一寄存器D7-D6位写入00，控制串行总线接口为I2S；
步骤2.选择音频采样率，向采样率选择寄存器D3-D0位写入4位二进制数，设置音频采样率fS与参考采样率fS(ref)的关系，将音频采样率fS设置为参考采样率fS(ref)的1/6倍～1倍；
步骤3.设置PLL分频参数和时钟输入源，分别向PLL分频寄存器A D2-D0位、寄存器B D7-D2位、寄存器C D7-D0位、寄存器D D7-D2位以及时钟生成寄存器D5-D4位写入二进制数，设置PLL分频参数P、R、K的值以及PLL时钟输入源PLLCLK_IN，通过以下公式计算出参考采样率fS(ref)的数值：
fS(ref)＝(PLLCLK_IN×K×R)/(2048×P)
其中PLLCLK_IN、fS(ref)单位均为Hz；
步骤4.选择音频输出通道，并通过调整音频增益寄存器D6-D0位二进制值，设置音量，音量范围为0dB～59.5dB；
步骤5.使能PLL，将PLL编程寄存器D7写入0，音频编码器开始运行。
本发明的有益效果在于针对机载嵌入式设备的音频接口，采用CPU+FPGA架构，通过嵌入式CPU的I2C接口对音频编码器进行初始化配置，通过FPGA逻辑编程实现Local Bus总线转I2S总线，将数字音频信号通过I2S总线发送至音频编码器，经音频编码器输出采样率为8kHz～96kHz可配置的模拟音频信号。
通过将嵌入式CPU处理器的音频管理软件封装为标准的音频服务中间件，实现软硬件解耦，兼容异构平台的应用，并实现可靠性的提升；将FPGA的接口转换逻辑封装为标准的复用模块，满足驱动快速移植开发的需求。
该发明设计简约高效，适用于航空机载嵌入式电子设备的音频接口，能够通过软件灵活配置实现多种采样率的音频信号输出，满足不同机载嵌入式设备多应用场景的需求；通过对驱动程序封装后形成标准的音频服务中间件，实现与底层硬件的解耦，具备可移植性强、可靠性高的优点。
附图说明
图1基于CPU+FPGA的机载嵌入式音频接口控制系统的设计框图。
图2嵌入式CPU音频管理软件对音频编码器初始化配置流程。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
本发明的技术方案如下：
一种基于CPU+FPGA的机载嵌入式音频接口控制系统，包括嵌入式CPU处理器、可编程逻辑器件FPGA及音频编码器，利用嵌入式CPU的配置灵活性以及FPGA擅长接口转换的特点，实现新型的音频接口控制系统的设计；嵌入式CPU处理器通过I2C总线与音频编码器I2C接口交联，嵌入式CPU处理器上运行的音频处理软件通过I2C总线对音频编码器进行配置，将参数采样率、串行数据位宽、输出通道号写入音频编码器的控制寄存器中；嵌入式CPU处理器通过以太网接收外部数字信号的音频数据，通过Local Bus总线将数字信号的音频数据发送至FPGA，FPGA接收音频数据，并将音频数据存于内部例化的FIFO中；FPGA内部的I2SIP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出至音频编码器；音频编码器收到I2S总线数据后，依据控制寄存器中采样率、串行数据位宽、输出通道号，将收到的I2S总线数据进行数模转换后，由对应的输出通道输出模拟音频信号；
所述嵌入式CPU处理器采用NXP公司的P2020处理器，运行音频管理软件，通过I2C总线对音频编码器进行初始化配置，通过以太网接收外部数字信号的音频数据，并将该数据通过Local Bus总线向FPGA发送。
所述FPGA可编程逻辑器件采用Xilinx公司的可编程逻辑器件XC7A200T-2FFG1156I，通过Local Bus总线接收音频数据，并存于内部例化的FIFO中，FPGA内部的I2SIP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出。
所述音频编码器采用TI公司的音频编码器TLV320AIC3106IRGZ，接收来自FPGA的I2S总线数据，依据控制寄存器中采样率、串行数据位宽、输出通道号、音量等参数，经数模转换后，通过对应的输出通道输出模拟音频信号。
一种基于CPU+FPGA的机载嵌入式音频接口控制系统的控制方法为：
系统启动后，嵌入式CPU处理器依次完成音频编码器的如下配置：
步骤1.设置串行数据位宽和接口传输模式，更改音频编码器串行数据接口控制寄存器D5-D4位，将串行数据位宽设置为16bit、20bit、24bit或32bit，将同一寄存器D7-D6位写入00，控制串行总线接口为I2S；
步骤2.选择音频采样率，向采样率选择寄存器D3-D0位写入4位二进制数，设置音频采样率fS与参考采样率fS(ref)的关系，将音频采样率fS设置为参考采样率fS(ref)的1/6倍～1倍；
步骤3.设置PLL分频参数和时钟输入源，分别向PLL分频寄存器A D2-D0位、寄存器B D7-D2位、寄存器C D7-D0位、寄存器D D7-D2位以及时钟生成寄存器D5-D4位写入二进制数，设置PLL分频参数P、R、K的值以及PLL时钟输入源PLLCLK_IN，通过以下公式计算出参考采样率fS(ref)的数值：
fS(ref)＝(PLLCLK_IN×K×R)/(2048×P)
其中PLLCLK_IN、fS(ref)单位均为Hz；
步骤4.选择音频输出通道，并通过调整音频增益寄存器D6-D0位二进制值，设置音量，音量范围为0dB～59.5dB；
步骤5.使能PLL，将PLL编程寄存器D7写入0，音频编码器开始运行。
基于CPU+FPGA的机载嵌入式音频接口控制系统的设计框图如图1所示，包括：
1.音频编码器
采用TI公司的音频编码器TLV320AIC3106IRGZ，接收来自FPGA的I2S总线数据，依据控制寄存器中采样率、串行数据位宽、输出通道号、音量等参数，经数模转换后，通过对应的输出通道输出模拟音频信号。
2.嵌入式CPU处理器
采用NXP公司的P2020处理器，运行音频管理软件，通过I2C总线对音频编码器进行初始化配置，配置流程如图2所示；通过以太网接收外部数字信号的音频数据，并将该数据通过Local Bus总线向FPGA发送。
通过对音频编码器寄存器的配置，实现8kHz～96kHz多种采样率的音频输出。以音频采样率为22.05kHz为例，对音频编码器寄存器配置过程进行说明。
a)选择音频采样率，向采样率选择寄存器D3-D0位写入4位二进制数0010，将音频采样率fS设置为参考采样率fS(ref)的1/2；
b)向PLL分频寄存器A的D2-D0位写入二进制数001，设置PLL锁相环分频参数P＝1；
c)向PLL分频寄存器B的D7-D2位写入二进制数000111，设置PLL分频参数J＝7；
d)在PLL分频寄存器C的D7-D0位写入二进制数01010010，该数值为PLL分频参数D的高8位；
e)在PLL分频寄存器D的D7-D2位写入二进制数010000，该数值为PLL分频参数D的低6位，将高8位和低6位拼接得到参数D为5264，由于分频参数K＝J.D，得到K＝7.5264；
f)向音频编码溢出标志寄存器D3-D0位写入0001，设置PLL分频参数R＝1；
g)将时钟控制寄存器D5-D4位写入00，设置音频编码器MCLK时钟输入为PLL时钟输入源PLLCLK_IN。
音频编码器MCLK时钟为12MHz,将相关参数代入，根据以下关系式
fS(ref)＝(PLLCLK_IN×K×R)/(2048×P)
计算得到参考采样率fS(ref)为44.1kHz。由于音频采样率fS是参考采样率fS(ref)的1/2，因此音频采样率为22.05kHz。
3.FPGA可编程逻辑器件；
采用Xilinx公司的可编程逻辑器件XC7A200T-2FFG1156I，通过Local Bus总线接收音频数据，并存于内部例化的FIFO中，FPGA内部的I2S IP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出。
其中，将嵌入式CPU处理器上运行的音频管理软件封装为标准的音频服务中间件，实现软硬件解耦，兼容异构平台的应用，实现灵活配置合高可靠性的需求；将FPGA中的接口转换逻辑封装为标准的复用模块，满足驱动快速移植开发的需求。
最后所应说明的是：以上实例仅用以说明而非限定本发明的技术方案，不同实例包含模块不同，尽管参照上述实例对本发明进行了详细说明，本领域的普通技术人员应当理解；依然可以对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，其均应涵盖在本发明的权利要求范围当中。

Claims (5)

1.一种基于CPU+FPGA的机载嵌入式音频接口控制系统，包括嵌入式CPU处理器、可编程逻辑器件FPGA及音频编码器，其特征在于：
所述基于CPU+FPGA的机载嵌入式音频接口控制系统，嵌入式CPU处理器通过I2C总线与音频编码器I2C接口交联，嵌入式CPU处理器上运行的音频处理软件通过I2C总线对音频编码器进行配置，将参数采样率、串行数据位宽、输出通道号写入音频编码器的控制寄存器中；嵌入式CPU处理器通过以太网接收外部数字信号的音频数据，通过Local Bus总线将数字信号的音频数据发送至FPGA，FPGA接收音频数据，并将音频数据存于内部例化的FIFO中；FPGA内部的I2S IP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出至音频编码器；音频编码器收到I2S总线数据后，依据控制寄存器中采样率、串行数据位宽、输出通道号，将收到的I2S总线数据进行数模转换后，由对应的输出通道输出模拟音频信号。
2.根据权利要求1所述的基于CPU+FPGA的机载嵌入式音频接口控制系统，其特征在于：
所述嵌入式CPU处理器采用NXP公司的P2020处理器，运行音频管理软件，通过I2C总线对音频编码器进行初始化配置，通过以太网接收外部数字信号的音频数据，并将该数据通过Local Bus总线向FPGA发送。
3.根据权利要求1所述的基于CPU+FPGA的机载嵌入式音频接口控制系统，其特征在于：
所述FPGA可编程逻辑器件采用Xilinx公司的可编程逻辑器件XC7A200T-2FFG1156I，通过Local Bus总线接收音频数据，并存于内部例化的FIFO中，FPGA内部的I2S IP接收FIFO中的数据，通过并-串转换后，在每个参考时钟上升沿将音频数据通过I2S总线串行输出。
4.根据权利要求1所述的基于CPU+FPGA的机载嵌入式音频接口控制系统，其特征在于：
所述音频编码器采用TI公司的音频编码器TLV320AIC3106IRGZ，接收来自FPGA的I2S总线数据，依据控制寄存器中采样率、串行数据位宽、输出通道号、音量参数，经数模转换后，通过对应的输出通道输出模拟音频信号。
5.一种利用权利要求1所述基于CPU+FPGA的机载嵌入式音频接口控制系统的控制方法，其特征在于包括下述步骤：
步骤1.设置串行数据位宽和接口传输模式，更改音频编码器串行数据接口控制寄存器D5-D4位，将串行数据位宽设置为16bit、20bit、24bit或32bit，将同一寄存器D7-D6位写入00，控制串行总线接口为I2S；
步骤2.选择音频采样率，向采样率选择寄存器D3-D0位写入4位二进制数，设置音频采样率fS与参考采样率fS(ref)的关系，将音频采样率fS设置为参考采样率fS(ref)的1/6倍～1倍；
步骤3.设置PLL分频参数和时钟输入源，分别向PLL分频寄存器A D2-D0位、寄存器BD7-D2位、寄存器C D7-D0位、寄存器D D7-D2位以及时钟生成寄存器D5-D4位写入二进制数，设置PLL分频参数P、R、K的值以及PLL时钟输入源PLLCLK_IN，通过以下公式计算出参考采样率fS(ref)的数值：
fS(ref)＝(PLLCLK_IN×K×R)/(2048×P)
其中PLLCLK_IN、fS(ref)单位均为Hz；
步骤4.选择音频输出通道，并通过调整音频增益寄存器D6-D0位二进制值，设置音量，音量范围为0dB～59.5dB；
步骤5.使能PLL，将PLL编程寄存器D7写入0，音频编码器开始运行。
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