CN114261354A - 低频时钟电路及控制方法 - Google Patents

Abstract

本发明提供了一种低频时钟电路及控制方法，该电路包括：第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路；该第一主动报警电路用于检测该第二低频时钟电路的输出的第一电平跳变，并根据该第一电平跳变判断该第一低频时钟电路是否失效；该第二主动报警电路用于检测该第一低频时钟电路的第二电平跳变，并根据该第二电平跳变判断该第一低频时钟电路是否失效。该电路通过两路低频时钟相互检测是否失效，以数字电路设计方式减少电路设计的复杂性，提升电路的抗干扰能力。

Description

低频时钟电路及控制方法

技术领域

本发明涉及芯片检测和自我调节技术领域，尤其是涉及一种低频时钟电路及控制方法。

背景技术

在汽车电子应用中，传感器在超低功耗应用场景下，一般采用内置低频时钟(通常为32KHz)进行计时唤醒，而在超低功耗应用场景下的芯片在其他模式都会处于关闭状态。此时该芯片绝对依赖内置低频时钟进行唤醒，这对该低频时钟的稳定性提出了很高的要求。

而在汽车电子运行中，不可避免遇到外界的干扰，导致内置低频时钟可能处于停滞状态。而现有技术对低频时钟的检测主要由模拟电路实现，单纯的模拟电路实现低频时钟的频率检测较为复杂，抗干扰能力差，从而影响行驶安全。

发明内容

本发明的目的在于提供一种低频时钟电路及控制方法，通过数字电路设计减少电路设计的复杂性，提升电路的抗干扰能力以及提升行驶安全。

第一方面，本发明实施例提供了一种低频时钟电路，其中该电路与外设的主机连接；该电路包括：第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路；该第一低频时钟电路、该第一主动报警电路、该第一被动报警电路依次相连；该第一主动报警电路用于检测该第二低频时钟电路的输出的第一电平跳变，并根据该第一电平跳变判断该第一低频时钟电路是否失效；该第一被动报警电路用于接收该主机发送的第一控制指令以查询该第一低频时钟电路是否失效；该第二低频时钟电路、该第二主动报警电路、该第二被动报警电路依次相连；该第二主动报警电路用于检测该第一低频时钟电路的第二电平跳变，并根据该第二电平跳变判断该第一低频时钟电路是否失效；该第二被动报警电路用于接收该主机发送的第二控制指令以查询该第二低频时钟电路是否失效。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，该电路还包括：报警处理电路；该报警处理电路与该第一被动报警电路和该第二被动报警电路相连；该报警处理电路用于，当该第一低频时钟电路和该第二低频时钟电路同时失效时，将该第一低频时钟电路和该第二低频时钟电路进行复位。

结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，该电路与外设的主机通过I2C协议进行通讯；该第一被动报警电路还用于接收该主机发送的I2C格式的第一控制指令；根据该第一控制指令，确定该第一低频时钟电路是否失效；该第二被动报警电路还用于接收该主机发送的I2C格式的第二控制指令；根据该第二控制指令，确定该第二低频时钟电路是否失效。

结合第一方面的第二种可能的实施方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，该第一被动报警电路还用于接收该主机发送的I2C格式的第一FFH数据，生成并回传第一检验数据；如果该第一检验数据的内容与该第一FFH数据不同，确定该第一低频时钟电路失效；该第二被动报警电路还用于接收该主机发送的I2C格式的第二FFH数据，生成并回传第二检验数据；如果该第二检验数据的内容与该第二FFH数据不同，确定该第二低频时钟电路失效。

结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，该第一主动报警电路的检测周期为第一预设周期；该第二主动报警电路的检测周期为第二预设周期；该第一预设周期大于该第二低频时钟电路中时钟周期的5倍；该第二预设周期大于该第一低频时钟电路中时钟周期的5倍。

结合第一方面的第四种可能的实施方式，本发明实施例提供了第一方面的第五种可能的实施方式，其中，第一主动报警电路还用于，如果在该第一预设周期内检测该第二低频时钟电路的输出电平未发生跳变，确定该第二低频时钟电路的工作状态为第一失效状态；根据该第一失效状态，确定第一报警信号；输出该第一报警信号；该第二主动报警电路还用于，如果在该第二预设周期内检测该第一低频时钟电路的输出电平未发生跳变，确定该第一低频时钟电路的工作状态为第二失效状态；根据该第二失效状态，确定第二报警信号；输出该第二报警信号。

结合第一方面的第五种可能的实施方式，本发明实施例提供了第一方面的第六种可能的实施方式，其中，该第一主动报警电路还用于，如果在该第一预设周期内检测该第二低频时钟电路的输出电平未发生跳变，则该第一主动报警电路的计数器累加；如果累加结果大于预设第一阈值，生成第一报警信号；该第二主动报警电路还用于，如果在该第二预设周期内检测该第一低频时钟电路的输出电平未发生跳变，则该第二主动报警电路的计数器累加；如果累加结果大于预设第二阈值，生成第二报警信号。

结合第一方面的第六种可能的实施方式，本发明实施例提供了第一方面的第七种可能的实施方式，其中，该报警处理电路还用于，接收该第一报警信号和该第二报警信号；根据该第一报警信号和该第二报警信号的数量，确定该第一低频时钟电路和该第二低频时钟电路的失效错误等级；该失效错误等级用于指示该第一低频时钟电路和该第二低频时钟电路的失效状态出现的严重程度；如果该错误等级大于预设第二阈值，控制该低频时钟电路进行复位操作。

结合第一方面，本发明实施例提供了第一方面的第八种可能的实施方式，其中，该第一低频时钟电路内的第一时钟与该第二低频时钟电路的第二时钟的时钟类型不同。

第二方面，本发明实施例提供了一种低频时钟电路的控制方法，其中，该方法应用于第一方面至第一方面的第八种可能的实施方式中任一项该的低频时钟电路；该方法包括：获取该第一低频时钟电路的第一运行状态；根据该第一运行状态，判断该第一低频时钟电路的第一时钟是否失效；如果是，获取该第二低频时钟电路的第二运行状态；根据该第二运行状态，判断该第二低频时钟电路的第二时钟是否失效。

本发明实施例带来了以下有益效果：

本发明实施例提供的一种低频时钟电路及控制方法，该电路包括：第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路；该第一低频时钟电路、该第一主动报警电路、该第一被动报警电路依次相连；该第一主动报警电路用于检测该第二低频时钟电路的输出的第一电平跳变，并根据该第一电平跳变判断该第一低频时钟电路是否失效；该第一被动报警电路用于接收该主机发送的第一控制指令以查询该第一低频时钟电路是否失效；该第二低频时钟电路、该第二主动报警电路、该第二被动报警电路依次相连；该第二主动报警电路用于检测该第一低频时钟电路的第二电平跳变，并根据该第二电平跳变判断该第一低频时钟电路是否失效；该第二被动报警电路用于接收该主机发送的第二控制指令以查询该第二低频时钟电路是否失效。该电路通过两路低频时钟相互检测是否失效，以数字电路设计方式减少电路设计的复杂性，提升电路的抗干扰能力。

本实施例公开的其他特征和优点将在随后的说明书中阐述，或者，部分特征和优点可以从说明书推知或毫无疑义地确定，或者通过实施本公开的上述技术即可得知。

为使本公开的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供了一种低频时钟电路的结构示意图；

图2为本发明实施例提供了一种第一时钟失效为常低的第一主动报警电路的结构示意图；

图3为本发明实施例提供了一种第一时钟失效为常低的第一被动报警电路的结构示意图；

图4为本发明实施例提供了一种时钟失效为常低的主动报警波形图的示意图；

图5为本发明实施例提供了一种时钟失效为常低的被动报警波形图的示意图；

图6为本发明实施例提供了一种低频时钟电路控制方法流程示意图；

图7为本发明实施例提供的一种电子设备的结构示意图。

图标：101-第一内置低频时钟电路；102-第一内置低频时钟电路主动报警电路；103-第一内置低频时钟恢复电路；104-第二内置低频时钟电路；105-第二内置低频时钟电路主动报警电路；106-第二内置低频时钟恢复电路；107-第一内置低频时钟被动报警电路；108-第二内置低频时钟被动报警电路；205-第一边沿检测电路；208-第一常低停止检测计数器；209-第一常高停止检测计数器；210-主动策略报警比较器；302-常低门控时钟；305-第一I2C有效命令FCMD；306-第一I2C时钟停止数据返回FDATA；71-存储器；72-处理器；73-总线；74-通信接口。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前对低频时钟的检测主要由模拟电路实现，单纯的模拟电路实现低频时钟的频率检测较为复杂，抗干扰能力差，从而影响行驶安全。

基于此，本发明实施例提供了一种低频时钟电路及控制方法，该技术可以缓解上述技术问题。该电路通过两路低频时钟相互检测是否失效，以数字电路设计方式减少电路设计的复杂性，提升电路的抗干扰能力。为便于对本实施例进行理解，首先对本发明实施例所公开的一种低频时钟电路进行详细介绍。

实施例1

本实施例提供一种低频时钟电路，该电路与外设的主机连接。该电路包括：

第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路。

该第一低频时钟电路、该第一主动报警电路、该第一被动报警电路依次相连；该第一主动报警电路用于检测该第二低频时钟电路的输出的第一电平跳变，并根据该第一电平跳变判断该第一低频时钟电路是否失效；该第一被动报警电路用于接收该主机发送的第一控制指令以查询该第一低频时钟电路是否失效。该第二低频时钟电路、该第二主动报警电路、该第二被动报警电路依次相连；该第二主动报警电路用于检测该第一低频时钟电路的第二电平跳变，并根据该第二电平跳变判断该第一低频时钟电路是否失效；该第二被动报警电路用于接收该主机发送的第二控制指令以查询该第二低频时钟电路是否失效。

进一步的，该电路还包括：报警处理电路；该报警处理电路与该第一被动报警电路和该第二被动报警电路相连；该报警处理电路用于，当该第一低频时钟电路和该第二低频时钟电路同时失效时，将该第一低频时钟电路和该第二低频时钟电路进行复位。

进一步的，该电路还包括：第一恢复电路和第二恢复电路；该第一恢复电路与该第一主动报警电路相连；该第二恢复电路与该第二主动报警电路相连；该第一恢复电路和第二恢复电路用于在该第一主动报警电路和第二主动报警电路报警时，分别对第一低频时钟电路和第二低频时钟电路进行恢复。

为了便于理解，图1为本发明实施例提供了一种低频时钟电路的结构示意图。其中，该第一低频时钟电路为图中第一内置低频时钟电路101；该第二低频时钟电路为图中第二内置低频时钟电路104；该第一主动报警电路为图中第一内置低频时钟电路主动报警电路102；该第二主动报警电路为图中第二内置低频时钟电路主动报警电路105；该第一恢复电路为图中第一内置低频时钟恢复电路103；该第二恢复电路为图中第二内置低频时钟恢复电路106；该第一被动报警电路为图中第一内置低频时钟被动报警电路107；该第二被动报警电路为图中第二内置低频时钟被动报警电路108。

在其中一种实施方式中，该电路与外设的主机通过I2C协议进行通讯；该第一被动报警电路还用于接收该主机发送的I2C格式的第一控制指令；根据该第一控制指令，确定该第一低频时钟电路是否失效；该第二被动报警电路还用于接收该主机发送的I2C格式的第二控制指令；根据该第二控制指令，确定该第二低频时钟电路是否失效。

在其中一种实施方式中，该第一被动报警电路还用于接收该主机发送的I2C格式的第一FFH数据，生成并回传第一检验数据；如果该第一检验数据的内容与该第一FFH数据不同，确定该第一低频时钟电路失效；该第二被动报警电路还用于接收该主机发送的I2C格式的第二FFH数据，生成并回传第二检验数据；如果该第二检验数据的内容与该第二FFH数据不同，确定该第二低频时钟电路失效。

其中，第一FFH数据和第二FFH数据均为字节数据为FFH的数据。

在其中一种实施方式中，该第一主动报警电路的检测周期为第一预设周期；该第二主动报警电路的检测周期为第二预设周期；该第一预设周期大于该第二低频时钟电路中时钟周期的5倍；该第二预设周期大于该第一低频时钟电路中时钟周期的5倍。这里，一般的低频时钟周期为32KHz。

在其中一种实施方式中，第一主动报警电路还用于，如果在该第一预设周期内检测该第二低频时钟电路的输出电平未发生跳变，确定该第二低频时钟电路的工作状态为第一失效状态；根据该第一失效状态，确定第一报警信号；输出该第一报警信号；该第二主动报警电路还用于，如果在该第二预设周期内检测该第一低频时钟电路的输出电平未发生跳变，确定该第一低频时钟电路的工作状态为第二失效状态；根据该第二失效状态，确定第二报警信号；输出该第二报警信号。

在其中一种实施方式中，该第一主动报警电路还用于，如果在该第一预设周期内检测该第二低频时钟电路的输出电平未发生跳变，则该第一主动报警电路的计数器累加；如果累加结果大于预设第一阈值，生成第一报警信号；该第二主动报警电路还用于，如果在该第二预设周期内检测该第一低频时钟电路的输出电平未发生跳变，则该第二主动报警电路的计数器累加；如果累加结果大于预设第二阈值，生成第二报警信号。

为了便于理解，图2为本发明实施例提供了一种第一时钟失效为常低的第一主动报警电路的结构示意图。

这里，根据汽车功能安全的需求，在每个固定的周期间隔Tdur，开启每个固定的检测时间Ting(两个时钟都开启)，该间隔时间Tur可以配置，但是最小要求大于时钟周期的10倍以上，对另外一个低频时钟进行计数，计数结果保存为ALMcnt。图2显示的是利用第二内置低频时钟电路LFRC2对利用第一内置低频时钟电路LFRC1进行主动检测的情况。其中时钟任意一次高转低或者低转告的电平跳变(第一边沿检测电路205)都会将该计数器进行清除到0，只有当时钟失效维持到常高(第一常高停止检测计数器209)或者常低(第一常低停止检测计数器208)，这样才会使得计数累计递增。如果间隔时间Ting结束，计数器ALMcnt为超过阈值THDcnt(主动策略报警比较器210)，则表征LFRC1时钟有异常工作，停止在单个电平过久，则在端口输出主动报警信号。

在本实施例中，该第二主动报警电路结构示意图与上述第一主动报警电路结构示意图类似，原理一致，不再赘述。

当上述第一低频时钟电路、第二低频时钟电路均失效时，采用被动报警模式。为了便于理解，图3为本发明实施例提供了一种第一时钟失效为常低的第一被动报警电路的结构示意图。

当时钟在正常工作时候，电路第一I2C有效命令FCMD305所需要的时钟应该会被常低门控时钟302进行控制，从而得不到完整的8个时钟(I2C按照字节来通讯)匹配到正确的地址段命令FCMD，所以主机端无法获得的返回电平信号必然为高，表示时钟无失效。

而在时钟失效的情形下，LFRC显示了失效为低的情形下，从起始位开始至数据段，由于时钟停止在低电平不再翻转，则主机端端发送的SCL时钟和SDA数据被完整的传送到内部(第一I2C有效命令FCMD305)的SCLgate，地址段第一I2C有效命令FCMD305被完整匹配后，会返回有效回应低电平，并且通过I2C状态机里面的第一I2C时钟停止数据返回FDATA306，返回预先定义的数据段FDATA给上位机用于标识此时的失效状态。

在本实施例中，该第二被动报警电路结构示意图与上述第一被动报警电路结构示意图类似，原理一致，不再赘述。

为了便于理解，图4为本发明实施例提供了一种时钟失效为常低的主动报警波形图的示意图。图5为本发明实施例提供了一种时钟失效为常低的被动报警波形图的示意图。

在其中一种实施方式中，该报警处理电路还用于，接收该第一报警信号和该第二报警信号；根据该第一报警信号和该第二报警信号的数量，确定该第一低频时钟电路和该第二低频时钟电路的失效错误等级；该失效错误等级用于指示该第一低频时钟电路和该第二低频时钟电路的失效状态出现的严重程度；如果该错误等级大于预设第二阈值，控制该低频时钟电路进行复位操作。

本发明实施例提供的一种低频时钟电路，该电路与外设的主机连接。该电路包括：第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路。该第一低频时钟电路、该第一主动报警电路、该第一被动报警电路依次相连；该第一主动报警电路用于检测该第二低频时钟电路的输出的第一电平跳变，并根据该第一电平跳变判断该第一低频时钟电路是否失效；该第一被动报警电路用于接收该主机发送的第一控制指令以查询该第一低频时钟电路是否失效。该第二低频时钟电路、该第二主动报警电路、该第二被动报警电路依次相连；该第二主动报警电路用于检测该第一低频时钟电路的第二电平跳变，并根据该第二电平跳变判断该第一低频时钟电路是否失效；该第二被动报警电路用于接收该主机发送的第二控制指令以查询该第二低频时钟电路是否失效。该电路通过两路低频时钟相互检测是否失效，以数字电路设计方式减少电路设计的复杂性，提升电路的抗干扰能力。

实施例2

在实施例1的基础上，本实施例还提供了一种低频时钟电路控制方法。该低频时钟电路控制方法应用于实施例1中的低频时钟电路。图6为本发明实施例提供了一种低频时钟电路控制方法流程示意图。由图4所见，该方法包括：

步骤S101：获取该第一低频时钟电路的第一运行状态。

步骤S102：根据该第一运行状态，判断该第一低频时钟电路的第一时钟是否失效。

步骤S103：如果是，获取该第二低频时钟电路的第二运行状态。

步骤S104：根据该第二运行状态，判断该第二低频时钟电路的第二时钟是否失效。

在本实施例中，所述方法还包括下述步骤A1-A5：

步骤A1：如果是，等待主机发送的控制指令。

在本实施例中，该控制指令包括：第一控制指令和第二控制指令，分别将该第一控制指令和第二控制指令通过I2C协议发送至第一被动报警电路和第二被动报警电路。

步骤A2：根据该控制指令，生成检验数据。

在本实施例中，该第一被动报警电路和该第二被动报警电路基于该第一控制指令和第二控制指令生成检验数据。

步骤A3：将该检验数据回传至该主机。

步骤A3：接收主机发送的复位信号，以将该时钟监测电路进行复位；其中，当主机判断该控制指令与该检验数据不同时，返回复位信号。

这里，当检验数据与该第一控制指令和第二控制指令不同时，认为该第一低频电路和第二低频电路失效，从而该主机会基于I2C协议下达复位指令。

本发明实施例提供的低频时钟电路控制方法，与上述实施例提供的低频时钟电路具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

实施例3

本实施例提供了一种电子设备，包括处理器和存储器，该存储器存储有能够被该处理器执行的计算机可执行指令，该处理器执行该计算机可执行指令以实现低频时钟电路控制方法的步骤。

本实施例提供了一种计算机可读存储介质，其中存储有计算机程序，该计算机程序被处理器执行时实现低频时钟电路控制方法的步骤。

参见图7所示的一种电子设备的结构示意图，该电子设备包括：存储器71、处理器72，存储器71中存储有可在处理器72上运行的计算机程序，处理器执行计算机程序时实现上述低频时钟电路控制方法提供的步骤。

如图7所示，该设备还包括：总线73和通信接口74，处理器72、通信接口74和存储器71通过总线73连接；处理器72用于执行存储器71中存储的可执行模块，例如计算机程序。

其中，存储器71可能包含高速随机存取存储器(RAM，Random AccessMemory)，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。通过至少一个通信接口74(可以是有线或者无线)实现该系统网元与至少一个其他网元之间的通信连接，可以使用互联网，广域网，本地网，城域网等。

总线73可以是ISA总线、PCI总线或EISA总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，图7中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。

其中，存储器71用于存储程序，处理器72在接收到执行指令后，执行程序，前述本发明任一实施例揭示低频时钟电路所执行的方法可以应用于处理器72中，或者由处理器72实现。处理器72可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器72中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器72可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital SignalProcessing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现成可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器71，处理器72读取存储器71中的信息，结合其硬件完成上述方法的步骤。

进一步地，本发明实施例还提供了一种机器可读存储介质，该机器可读存储介质存储有机器可执行指令，该机器可执行指令在被处理器72调用和执行时，机器可执行指令促使处理器72实现上述低频时钟电路控制方法。

本发明实施例提供的电子设备和计算机可读存储介质具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。

另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

Claims (10)

1.一种低频时钟电路，其特征在于，所述电路与外设的主机连接；所述电路包括：

第一低频时钟电路、第二低频时钟电路、第一主动报警电路、第二主动报警电路、第一被动报警电路、第二被动报警电路；

所述第一低频时钟电路、所述第一主动报警电路、所述第一被动报警电路依次相连；所述第一主动报警电路用于检测所述第二低频时钟电路的输出的第一电平跳变，并根据所述第一电平跳变判断所述第一低频时钟电路是否失效；所述第一被动报警电路用于接收所述主机发送的第一控制指令以查询所述第一低频时钟电路是否失效；

所述第二低频时钟电路、所述第二主动报警电路、所述第二被动报警电路依次相连；所述第二主动报警电路用于检测所述第一低频时钟电路的第二电平跳变，并根据所述第二电平跳变判断所述第一低频时钟电路是否失效；所述第二被动报警电路用于接收所述主机发送的第二控制指令以查询所述第二低频时钟电路是否失效。

2.根据权利要求1所述的低频时钟电路，其特征在于，所述电路还包括：报警处理电路；所述报警处理电路与所述第一被动报警电路和所述第二被动报警电路相连；所述报警处理电路用于，当所述第一低频时钟电路和所述第二低频时钟电路同时失效时，将所述第一低频时钟电路和所述第二低频时钟电路进行复位。

3.根据权利要求2所述的低频时钟电路，其特征在于，所述电路与外设的主机通过I2C协议进行通讯；

所述第一被动报警电路还用于接收所述主机发送的I2C格式的第一控制指令；根据所述第一控制指令，确定所述第一低频时钟电路是否失效；

所述第二被动报警电路还用于接收所述主机发送的I2C格式的第二控制指令；根据所述第二控制指令，确定所述第二低频时钟电路是否失效。

4.根据权利要求3所述的低频时钟电路，其特征在于，所述第一被动报警电路还用于接收所述主机发送的I2C格式的第一FFH数据，生成并回传第一检验数据；如果所述第一检验数据的内容与所述第一FFH数据不同，确定所述第一低频时钟电路失效；

所述第二被动报警电路还用于接收所述主机发送的I2C格式的第二FFH数据，生成并回传第二检验数据；如果所述第二检验数据的内容与所述第二FFH数据不同，确定所述第二低频时钟电路失效。

5.根据权利要求4所述的低频时钟电路，其特征在于，所述第一主动报警电路的检测周期为第一预设周期；所述第二主动报警电路的检测周期为第二预设周期；所述第一预设周期大于所述第二低频时钟电路中时钟周期的5倍；所述第二预设周期大于所述第一低频时钟电路中时钟周期的5倍。

6.根据权利要求5所述的低频时钟电路，其特征在于，第一主动报警电路还用于，如果在所述第一预设周期内检测所述第二低频时钟电路的输出电平未发生跳变，确定所述第二低频时钟电路的工作状态为第一失效状态；根据所述第一失效状态，确定第一报警信号；输出所述第一报警信号；

所述第二主动报警电路还用于，如果在所述第二预设周期内检测所述第一低频时钟电路的输出电平未发生跳变，确定所述第一低频时钟电路的工作状态为第二失效状态；根据所述第二失效状态，确定第二报警信号；输出所述第二报警信号。

7.根据权利要求6所述的低频时钟电路，其特征在于，所述第一主动报警电路还用于，如果在所述第一预设周期内检测所述第二低频时钟电路的输出电平未发生跳变，则所述第一主动报警电路的计数器累加；如果累加结果大于预设第一阈值，生成第一报警信号；

所述第二主动报警电路还用于，如果在所述第二预设周期内检测所述第一低频时钟电路的输出电平未发生跳变，则所述第二主动报警电路的计数器累加；如果累加结果大于预设第二阈值，生成第二报警信号。

8.根据权利要求7所述的低频时钟电路，其特征在于，所述报警处理电路还用于，接收所述第一报警信号和所述第二报警信号；根据所述第一报警信号和所述第二报警信号的数量，确定所述第一低频时钟电路和所述第二低频时钟电路的失效错误等级；

所述失效错误等级用于指示所述第一低频时钟电路和所述第二低频时钟电路的失效状态出现的严重程度；如果所述错误等级大于预设第二阈值，控制所述低频时钟电路进行复位操作。

9.根据权利要求1所述的低频时钟电路，其特征在于，所述第一低频时钟电路内的第一时钟与所述第二低频时钟电路的第二时钟的时钟类型不同。

10.一种低频时钟电路的控制方法，其特征在于，所述方法应用于权利要求1至9任一项所述的低频时钟电路；所述方法包括：

获取所述第一低频时钟电路的第一运行状态；

根据所述第一运行状态，判断所述第一低频时钟电路的第一时钟是否失效；

如果是，获取所述第二低频时钟电路的第二运行状态；

根据所述第二运行状态，判断所述第二低频时钟电路的第二时钟是否失效。

Images