CN114256254A - 具有沟槽形选择栅极的分栅闪存单元 - Google Patents

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卓荣发
郭克文
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Abstract

本发明涉及具有沟槽形选择栅极的分栅闪存单元，揭示了用于分栅闪存单元的结构和形成用于分栅闪存单元的结构的方法。在半导体基板中形成沟槽。在半导体基板中形成第一和第二源极/漏极区域。第一栅极横向位于沟槽和第二源极/漏极区域之间，且第二栅极包括沟槽内的部分。第一源极/漏极区域位于沟槽下方的半导体基板中。介电层位于沟槽内的第二栅极的部分和半导体基板之间。

Description

具有沟槽形选择栅极的分栅闪存单元
技术领域
本发明一般涉及集成电路和半导体设备制造，更具体地，涉及用于分栅闪存单元(split gate flash memory cell)的结构和形成用于分栅闪存单元的结构的方法。
背景技术
非易失性存储器在各种电子产品中用于数据的一般存储和传输。当存储单元未通电时，存储的数据由非易失性存储设备保留。非易失性存储设备的数据存储持久性与易失性存储技术形成对比，例如，静态随机存取存储(SRAM)设备，其中存储的数据会在存储单元未通电时最终丢失，以及动态随机存取存储(DRAM)设备，其中存储的数据会在存储单元未定期刷新时丢失。
闪存是一种特殊类型的非易失性存储器，可重复编程和擦除。嵌入式闪存可用于存储消费者电子产品、工业电子产品和汽车电子产品中的配置设置、程序代码、应用参数和其他类型的数据。闪存的存储单元类似于标准的金属氧化物半导体场效应晶体管，但是配备有一对栅极而不是单个栅极。源极和漏极之间的沟槽区域中的电流通过浮动栅极和控制栅极之间的协作来控制。控制栅极类似于标准晶体管栅极。然而，浮动栅极被隧穿氧化层(tunneling oxide layer)包围且包裹。浮动栅极位于控制栅极和沟槽区域之间。电荷通过隧穿氧化层的隧穿转移到浮动栅极并从浮动栅极移除。存储在浮动栅极上的电荷影响设备阈值电压，从而提供不同的存储逻辑状态。在分栅闪存单元设计中，控制栅极与浮动栅极部分重叠，且与沟槽区域部分重叠，此可显著改善数据擦除时间。
需要改进的分栅闪存单元的结构和形成分栅闪存单元的结构的方法。
发明内容
在一个实施例中，提供了一种用于分栅闪存单元的结构。所述结构包括具有沟槽的半导体基板、所述半导体基板中的第一源极/漏极区域和第二源极/漏极区域、横向位于所述沟槽和所述第二源极/漏极区域之间的第一栅极以及具有所述沟槽内的部分的第二栅极。所述第一源极/漏极区域位于所述沟槽下方。介电层位于所述沟槽内的第二栅极的部分和所述半导体基板之间。
在一个实施例中，提供了一种形成分栅闪存单元结构的方法。所述方法包括在半导体基板中形成沟槽，在所述半导体基板中形成第一源极/漏极区域和第二源极/漏极区域，形成横向位于所述沟槽和所述第二源极/漏极区域之间的第一栅极，形成所述沟槽内的介电层，以及形成包括所述沟槽内的部分的第二栅极。所述第一源极/漏极区域位于所述沟槽下方的所述半导体基板中，且所述介电层位于所述沟槽内的所述第二栅极的部分和所述半导体基板之间。
附图说明
包含在本说明书中并构成本说明书一部分的附图示出了本发明的各种实施例，并且与上面给出的本发明的一般描述和下面给出的实施例的详细描述一起用于阐释本发明的各实施例。在附图中，相同的附图标记用于指示不同视图中的相同特征。
图1为根据本发明的各实施例所示的分栅闪存单元的结构的截面图。
图2为沿图1的线2-2所示的截面图。
图3至图6为接续图2之后的连续制造阶段的结构的横截面图。
图7至图10为根据本发明的替换实施例所示的结构的横截面图。
具体实施方式
参考图1、图2，根据本发明的实施例，用于分栅闪存单元的结构10包括在半导体基板12的顶面11上的层堆叠中形成的多个层14、16、18。半导体基板12可以由诸如单晶硅的单晶半导体材料构成，并且可被轻掺杂以具有p型导电性。层14和层18可以由通过化学气相沉积而沉积的介电材料例如二氧化硅构成，并且层16可以由例如掺杂多晶硅(polysilicon)的电性导体构成，该电性导体是通过化学气相沉积来沉积的。在替代实施例中，层16可以包括介电材料，例如氮化硅。
铺设硬掩模20，并用光刻和蚀刻工艺对其进行图案化，以在随后形成的沟槽隔离区域22的预定位置定义开口。蚀刻工艺，例如反应离子蚀刻工艺，用于在硬掩模20中的开口的位置形成沟槽，所述开口完全延伸穿过层14、16、18并且延伸到半导体基板12的较浅深度。然后用介电材料填充沟槽并用化学机械抛光平坦化以限定沟槽隔离区域22。包括沟槽隔离区域22的介电材料可以是例如二氧化硅。可移除硬掩模20，然后可凹陷沟槽隔离区域22。沟槽隔离区域22围绕半导体基板12的有源区域。
沟槽隔离区域22的形成将层14、16、18分割成若干区段，以随后用于形成结构10的浮动栅极。层14、16、18的区段化消除了在浮动栅极形成期间对浮动栅极材料进行平坦化的化学机械抛光工艺的需要。
参考图3，其中相同的附图标记表示图2中的相同特征，在处理方法的后续制造阶段，形成完全延伸穿过层14、16、18进入到半导体基板12中的沟槽24。沟槽24可以通过光刻和蚀刻工艺图案化而形成。沟槽24位于被沟槽隔离区域22包围的半导体基板12的有源区域中。沟槽24在半导体基板12中具有底部23和延伸到底部23的侧壁25。沟槽24部分地位于半导体基板12中，且部分地位于层14、16、18的不同区段之间。
阱26形成在围绕沟槽24的半导体基板12的一部分中。在一个实施例中，阱26可以通过在给定注入条件下，通过离子注入将掺杂剂引入半导体基板12中接近沟槽24的底部23和侧壁25来形成，如单箭头所示。可形成图案化注入掩模以限定为注入而暴露的选定区域。注入掩模覆盖半导体基板12的掩模区域，半导体基板12的掩模区域围绕沟槽24周围的未掩模区域。注入掩模可包括材料层，例如有机光阻，所述材料层被铺设并以光刻方式图案化，使得沟槽24的附近未被掩模。注入掩模可以具有足够的厚度和阻止能力，以阻止掩模区域下方的半导体基板12接收注入离子的剂量。
可以选择注入条件(例如离子种类、剂量、动能、倾角)来调整阱26的电性特性和物理特性。在一个实施例中，阱26可以注入p型掺杂剂(例如硼)，以提供具有p型导电性的半导体材料。在替代实施例中，阱26可注入n型掺杂剂(例如，磷和/或砷)以提供具有n型导电性的半导体材料。阱26可以为结构10的沟槽区域提供掺杂。
参考图4，其中相同的附图标记表示图3中的相同特征，在处理方法的后续制造阶段，在沟槽24的底部23(图3)的半导体基板12中形成掺杂区域28。在一个实施例中，掺杂区域28可通过在给定注入条件下，通过离子注入将掺杂剂引入半导体基板12来形成，如单头箭头所示。用于形成阱26的图案化注入掩模也可用于形成掺杂区域28。掺杂区域28沿着沟槽24的长度在半导体基板12中延伸。在一个实施例中，掺杂区域28可沿着沟槽24的全长在半导体基板12中延伸。
可选择注入条件(例如，离子种类、剂量、动能)以调整掺杂区域28的电性特性和物理特性。掺杂区域28被掺杂以具有与阱26相反的导电类型。在一个实施例中，掺杂区域28可包含掺杂有n型掺杂剂(例如，磷和/或砷)以提供n型导电性的半导体材料。在替代实施例中，掺杂区域28可包含掺杂有p型掺杂剂(例如，硼)以提供p型导电性的半导体材料。掺杂区域28可为结构10提供源极。
参考图5，其中相同的附图标记表示图4中的相同特征，在处理方法的后续制造阶段，用光刻和蚀刻工艺对层14、16、18进行图案化。浮动栅极30由图案化层16定义。层14的图案化部分设置在浮动栅极30的下方，层18的图案化部分设置在浮动栅极30的上方，使得浮动栅极30的顶面和底面被层14、18的介电材料包覆。位于半导体基板12的顶面11上方的浮动栅极30包围沟槽24。
隧穿氧化层32形成为共形覆盖沟槽24的侧壁25和底部23(图3)的介电层。导体层34沉积在隧穿氧化层32上方，并且导体层34包括填充沟槽24内未被隧穿氧化层32占据的部分。隧穿氧化层32由具有高电阻率的介电材料组成，并且导体层34由具有低电阻率的导电材料组成。在一个实施例中，隧穿氧化层32可由通过原子层沉积而沉积的二氧化硅组成，且导体层34可由通过化学气相沉积而沉积的掺杂多晶硅(即，掺杂多晶硅)组成。
参考图6，其中相同的附图标记表示图5中的相同特征，在处理方法的后续制造阶段，隧穿氧化层32和导体层34通过使用光刻形成蚀刻掩模，然后使用蚀刻工艺(例如反应离子蚀刻工艺)进行蚀刻来进行图案化。导体层34的图案化定义选择栅极36。选择栅极36的一部分延伸到浮动栅极30上方，选择栅极36的另一部分位于沟槽24内。选择栅极36位于沟槽24内的部分在掺杂区域28上方的水平处沿着沟槽24的长度延伸。浮动栅极30被层14、18的介电材料和隧穿氧化层32的介电材料包围。浮动栅极30包围选择栅极36的一部分。
隧穿氧化层32的一部分位于浮动栅极30和选择栅极36之间。隧穿氧化层32的另一部分位于掺杂区域28上方的沟槽24内，并横向位于选择栅极36和半导体基板12之间。隧穿氧化层32的另一部分位于位于掺杂区域28上方的沟槽24的底部23，且位于掺杂区域28和选择栅极36之间。
形成双层间隔件37，其围绕选择栅极36上部的外围延伸。还形成双层间隔件38，其围绕浮动栅极30的外围延伸。双层间隔件37、38可通过共形沉积介电材料的层堆叠并使用定向或各向异性蚀刻工艺(例如反应离子蚀刻)蚀刻层堆叠来形成。
掺杂区域40形成在半导体基板12中，并且相对于栅极30、36和沟槽24横向偏移设置。掺杂区域40还相对于掺杂区域28在沟槽24的底部23下方横向偏移设置。掺杂区域40可具有与掺杂区域28相同的导电类型。在一个实施例中，掺杂区域40的半导体材料可重掺杂n型掺杂剂(例如，磷和/或砷)，以提供n型导电性。在替代实施例中，掺杂区域40的半导体材料可重掺杂p型掺杂剂(例如，硼)以提供p型导电性。掺杂区域40可在结构10上方存在注入掩模的情况下通过将离子(例如，n型掺杂剂的离子)注入半导体基板12中而形成。注入掩模限定了掺杂区域40在半导体基板12中的预期位置。
在掺杂区域40和掺杂区域28之间的半导体基板12中定义沟道区域。掺杂区域40可为结构10提供漏极，掺杂区域28可为结构10提供与漏极横向间隔的源极。
中段工艺(MOL)处理和后段工艺(BEOL)处理随后进行，其包括形成与结构10耦合的互连结构。互连结构可包括与选择栅极36和掺杂区域28、40耦合的个别触点。浮动栅极30不被互连结构的中段工艺部分的触点接触，而是被电性隔离。
在使用中，可通过在选择栅极36和掺杂区域40上施加正电压和在掺杂区域28上施加电流来编程结构10，以将流经沟道区域的电流中的电子注入浮动栅极30。例如，为了编程结构10，可以向选择栅极36施加1.5伏，向掺杂区域40施加8伏，并且向掺杂区域28施加1微安的电流。浮动栅极30在处于编程状态时带负电。通过在选择栅极36上施加高正电压(例如，12伏)并向掺杂区域28、40施加接地电位以诱导电子从浮动栅极30隧穿到选择栅极36，可以擦除结构10。浮动栅极30在处于擦除状态时带正电。可以通过在选择栅极36和掺杂区域40上施加正电压、向掺杂区域28施加接地电位以及感测电流来读取结构10。例如，为了读取结构10，可以向选择栅极36施加2.5伏电压，向掺杂区域40施加0.8伏电压，并且掺杂区域28可以接地。
选择栅极36在缺少控制栅极的结构10中同时用作擦除栅极和字线。双功能选择栅极36可以被偏置以编程结构并且被偏置以擦除结构10，这简化了构造，因为不需要个别的擦除栅极。将选择栅极36的一部分放置在沟槽24内促进了结构10的尺寸的减小和相对于传统分栅闪存单元的设备密度的增加。
参考图7，其中相同的附图标记表示图6中的相同特征，根据本发明的实施例，层18的一部分和层14的一部分可通过选择性各向同性蚀刻工艺去除，并由隧穿氧化层32的沉积部分代替。选择栅极36的一部分与浮动栅极30的一部分重叠或悬突(overhang)，仅隧穿氧化层32在这些重叠部分之间提供介电材料的绝缘分隔件。也与浮动栅极30重叠的选择栅极36的另一部分仍然通过由层18和隧穿氧化层32的组合提供的介电材料的绝缘分隔件来与浮动栅极30分离。
参考图8，其中相同的附图标记表示图6中的相同特征，根据本发明的实施例，可以通过将选择栅极36分为区段42和区段44来修改结构10，以提供完全解码的设备。为此，可使用光刻和蚀刻工艺来图案化选择栅极36，以限定穿过选择栅极36延伸至沟槽24的底部23处的掺杂区域28上方的隧穿氧化层32的开口，并且可在开口内形成双层间隔件46。在一个实施例中，双层间隔件46可在形成双层间隔件37、38时形成，并且包括相同的介电材料。双层间隔件46提供隔离柱，其将区段42与区段44电性隔离，使得选择栅极区段42、44可以单独接触。在替代实施例中，可通过在沉积隧穿氧化层32之前移除层18的一部分来提供具有浮动栅极30的每个选择栅极区段42、44的悬突，如结合图7所述者。
参考图9，其中相同的附图标记表示图6中的相同特征，根据本发明的实施例，选择栅极36可与半导体基板12的顶面11共面或基本上共面，且位于半导体基板12的顶面11及其下方。选择栅极36可在图案化后凹陷以提供沟槽24内完全低于顶面11的设置。
参考图10，其中相同的附图标记表示图9中的相同特征，根据本发明的实施例，选择栅极36和浮动栅极30都可以完全位于半导体基板12的顶面11下方，特别是，可以设置在选择栅极36和半导体基板12的顶面11之间。
上述方法用于制造集成电路芯片。由此产生的集成电路芯片可由制造商以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片或以封装形式分发。在后一种情况下，芯片安装在单个芯片封装中(例如，塑料载体，具有固定在主板或其他更高级别载体上的引线)或多芯片封装中(例如，具有表面互连或埋置互连中的一个或两个的陶瓷载体)。在任何情况下，芯片可以与其他芯片、分立电路元件和/或其他信号处理设备集成，作为中间产品或最终产品的一部分。
本文中对诸如“垂直”、“水平”等术语的引用是作为示例而不是作为限制来建立参考框架的。本文中使用的术语“水平”被定义为与半导体基板的常规平面平行的平面，而不管其实际三维空间取向如何。术语“垂直”和“法线”指的是与水平面垂直的方向，正如刚才定义的那样。术语“横向”是指水平面内的方向。
本文中引用的由近似语言修改的术语，例如“关于”、“大约”和“实质上”，不限于指定的精确值。近似语言可能对应于用于测量值的仪器的精度，除非另有取决于仪器的精度，否则可能表示规定值的+/-10％。
与另一个特征“连接”或“耦合”的一个特征可以直接连接或耦合到另一个特征或与另一个特征耦合，或者可以存在一个或多个中间特征。如果不存在中间特征，则一个特征可以“直接连接”或“直接耦合”到另一特征或与另一特征一起。如果存在至少一个中间特征，则一个特征可以与另一特征“间接连接”或“间接耦合”。一个特征在另一特征“上”或“接触”另一特征可以直接在另一特征上或与另一特征直接接触，或者相反，可以存在一个或多个中间特征。如果不存在中间特征，则一个特征可以“直接”在另一特征上或与另一特征“直接接触”。如果存在至少一个中间特征，则一个特征可“间接”在另一特征上或与另一特征“间接接触”。
本发明的各种实施例的描述是为了说明的目的而给出的，但并不打算穷尽或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文中使用的术语是为了最好地解释实施例的原理、相对于市场中发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文中公开的实施例。

Claims (20)

1.一种用于闪存单元的结构，所述结构包括：
半导体基板，包括沟槽；
第一源极/漏极区域和第二源极/漏极区域，位于所述半导体基板中，所述第一源极/漏极区域位于所述沟槽下方；
第一栅极，横向位于所述沟槽与所述第二源极/漏极区域之间；
第二栅极，包括所述沟槽内的第一部分；以及
第一介电层，包括所述沟槽内的第一部分，所述第一部分位于所述第二栅极的所述第一部分和所述半导体基板之间。
2.根据权利要求1所述的结构，还包括：
阱，设置在所述半导体基板中以围绕所述沟槽；
其中，所述阱提供设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的沟道区域。
3.根据权利要求1所述的结构，还包括：
第二介电层，位于所述第一栅极和所述第一介电层之间。
4.根据权利要求3所述的结构，其中，所述第二介电层完全覆盖所述第一栅极。
5.根据权利要求3所述的结构，其中，所述第一栅极包括第一部分和第二部分，所述第一介电层覆盖所述第一栅极的所述第一部分，以及所述第一介电层和所述第二介电层覆盖所述第一栅极的所述第二部分，且所述第二介电层配置于所述第一介电层和所述第一栅极的所述第二部分之间。
6.根据权利要求5所述的结构，其中，所述第一栅极的所述第一部分邻接所述沟槽。
7.根据权利要求1所述的结构，其中，所述第二栅极的所述第一部分包括第一区段和第二区段，且还包括：
隔离柱，位于所述第二栅极的所述第一区段和所述第二区段之间，所述隔离柱由介电材料组成。
8.根据权利要求1所述的结构，其中，所述半导体基板具有顶面，以及所述第一栅极位于所述半导体基板的所述顶面上方。
9.根据权利要求1所述的结构，其中，所述半导体基板具有顶面，以及所述第二栅极完全位于所述半导体基板的所述顶面下方。
10.根据权利要求1所述的结构，其中，所述半导体基板具有顶面，以及所述第二栅极的所述第一部分完全位于所述半导体基板的所述顶面下方。
11.根据权利要求1所述的结构，其中，所述第二栅极包括位于所述第一部分之上的第二部分，以及所述第一介电层包括位于所述第二栅极的所述第二部分和所述第一栅极之间的第二部分。
12.根据权利要求11所述的结构，其中，所述半导体基板具有顶面，以及所述第二栅极的所述第二部分位于所述半导体基板的所述顶面之上。
13.根据权利要求11所述的结构，其中，所述第一栅极围绕所述第二栅极的所述第二部分。
14.根据权利要求11所述的结构，其中，所述第二栅极的所述第二部分位于所述第一栅极上方。
15.根据权利要求1所述的结构，其中，所述第二栅极的所述第一部分包括第一区段和第二区段，且还包括：
绝缘分隔件，位于所述第二栅极的所述第一区段和所述第二区段之间。
16.一种用于形成闪存单元的结构的方法，所述方法包括：
形成沟槽于半导体基板中；
形成位于所述半导体基板中的第一源极/漏极区域和第二源极/漏极区域；
形成横向位于所述沟槽和所述第二源极/漏极区域之间的第一栅极；
形成包括所述沟槽内的一部分的第一介电层；以及
形成包括所述沟槽内的一部分的第二栅极；
其中，所述第一源极/漏极区域位于所述沟槽下方的所述半导体基板中，以及所述第一介电层的所述部分位于所述第二栅极的所述部分和所述半导体基板之间。
17.根据权利要求16所述的方法，其中，形成横向位于所述沟槽和所述第二源极/漏极区域之间的所述第一栅极包括：
图案化包括由一材料组成的层的层堆叠以形成所述第一栅极。
18.根据权利要求16所述的方法，其中，形成位于所述半导体基板中的所述第一源极/漏极区域和所述第二源极/漏极区域包括：
将离子注入所述沟槽的底部下方的所述半导体基板中以形成所述第一源极/漏极区域。
19.根据权利要求16所述的方法，其中，形成包括所述沟槽内的所述部分的所述第二栅极包括：
在形成所述第一介电层之后，沉积材料于所述第一介电层上以填充所述沟槽；以及
图案化所述材料以形成所述第二栅极。
20.根据权利要求17所述的方法，其中，当所述材料被图案化时，第二介电层被图案化，所述第二介电层位于所述第一栅极上方，且还包括：
在形成所述第一介电层和所述第二栅极之前，横向凹陷所述第二介电层。
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