CN114256225A - 静电放电保护电路 - Google Patents

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CN114256225A CN202011201359.7A CN202011201359A CN114256225A CN 114256225 A CN114256225 A CN 114256225A CN 202011201359 A CN202011201359 A CN 202011201359A CN 114256225 A CN114256225 A CN 114256225A
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蔡尚华
孙德林
沈义德
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Abstract

一种静电放电保护电路包括：输入节点、接地节点、空乏型晶体管及增强型晶体管。增强型晶体管包括栅极接点、漏极接点及源极接点。源极接点通过空乏型晶体管连接至栅极接点。当漏极接点连接至输入节点，源极接点连接至接地节点。当源极接点连接至输入节点，漏极接点连接至接地节点。由于空乏型晶体管的体积较小，因此，当此静电放电保护电路设置于晶片内，其可节省晶片空间及减少制造成本。

Description

静电放电保护电路
技术领域
本揭示内容是关于一种静电放电保护电路，特别是关于一种含有空乏型晶体管的静电放电保护电路。
背景技术
半导体装置在在制造、组装或测试的过程中，常会有静电累积于半导体装置中，而发生静电放电(electrostatic discharge,ESD)的现象。静电的电压高、放电时间短且瞬间电流大，因此，静电放电容易造成电路功能受损，并使半导体装置的良率下降。
因此，可将静电放电保护电路设置于半导体装置中，通过将静电放电电流传导至地面来保护半导体装置中的元件及电路不受静电放电损坏。然而，已知的静电放电保护电路仍存在一些缺点，例如体积大。因此，目前亟需发展出新的静电放电保护电路。
发明内容
本揭示内容提供一种静电放电保护电路，其包括：输入节点、接地节点、空乏型晶体管及增强型晶体管。增强型晶体管包括栅极接点、漏极接点及源极接点。源极接点通过空乏型晶体管连接至栅极接点。当漏极接点连接至输入节点，源极接点连接至接地节点。当源极接点连接至输入节点，漏极接点连接至接地节点。
在一些实施方式中，当输入节点的电压等于或大于正触发电压，增强型晶体管转为常开。
在一些实施方式中，当输入节点的电压等于或小于负触发电压，增强型晶体管转为常开。
在一些实施方式中，增强型晶体管为金属半导体场效晶体管或高电子迁移率晶体管。
在一些实施方式中，高电子迁移率晶体管为多栅极并联的晶体管结构。
本揭示内容提供一种静电放电保护电路，其包括：输入节点、接地节点、第一空乏型晶体管、第二空乏型晶体管、第一增强型晶体管及第二增强型晶体管。第一增强型晶体管包括第一栅极接点、第一漏极接点及第一源极接点。第一漏极接点连接至输入节点。第一源极接点通过第一空乏型晶体管连接至第一栅极接点。第二增强型晶体管包括第二栅极接点、第二漏极接点及第二源极接点。第二源极接点连接至第一源极接点。第二栅极接点通过第二空乏型晶体管连接至第二源极接点。第二漏极接点连接至接地节点。
在一些实施方式中，第一增强型晶体管还包括第三栅极接点，第三栅极接点连接至第一漏极接点。第二增强型晶体管还包括第四栅极接点，第四栅极接点连接至第二漏极接点。
在一些实施方式中，当输入节点的电压等于或大于正触发电压，第一增强型晶体管转为常开。
在一些实施方式中，当输入节点的电压等于或小于负触发电压，第二增强型晶体管转为常开。
在一些实施方式中，第一增强型晶体管及第二增强型晶体管为金属半导体场效晶体管或高电子迁移率晶体管。
在一些实施方式中，高电子迁移率晶体管为多栅极并联的晶体管结构。
应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。
附图说明
本揭示内容上述和其他态样、特征及其他优点参照说明书内容并配合附加附图得到更清楚的了解，其中：
图1至图4是根据本揭示内容多个实施方式的静电放电保护电路的示意图；
图5至图6绘示图3的静电放电保护电路被触发时的示意图；
图7是根据本揭示内容多个实施方式的静电放电保护电路中的空乏型晶体管与增强型晶体管的示意图；
图8至图9是根据本揭示内容多个实施方式的静电放电保护电路的电流-电压图。
【符号说明】
100、200、300、400:静电放电保护电路
110、210、310:输入节点
120、220、320:接地节点
130、230、710:空乏型晶体管
140、240、720:增强型晶体管
140D、240D:漏极接点
140G、240G:栅极接点
140S、240S:源极接点
330:第一空乏型晶体管
340:第二空乏型晶体管
350:第一增强型晶体管
350D:第一漏极接点
350G:第一栅极接点
350S:第一源极接点
360:第二增强型晶体管
360D:第二漏极接点
360G:第二栅极接点
360S:第二源极接点
410G:第三栅极接点
420G:第四栅极接点
D:漏极
G:栅极
S:源极
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
本揭示内容提供多种静电放电保护电路，其包括增强型晶体管以及嵌入于增强型晶体管中的空乏型晶体管。空乏型晶体管的体积小，因此，当此静电放电保护电路设置于晶片内，其可节省晶片空间、减少制造成本且降低功耗(power consumption)。
图1是根据本揭示内容多个实施方式的静电放电保护电路100的示意图。静电放电保护电路100包括输入节点110、接地节点120、空乏型晶体管(Depletion mode field-effect transistor,D-FET)130及增强型晶体管(Enhancement mode field-effecttransistor,E-FET)140。输入节点110连接至射频(Radio frequency,RF)电路。增强型晶体管140包括栅极接点140G、漏极接点140D及源极接点140S。源极接点140S通过空乏型晶体管130连接至栅极接点140G。漏极接点140D连接至输入节点110。源极接点140S连接至接地节点120。
在一些实施方式中，增强型晶体管140为金属半导体场效晶体管(Metalsemiconductor field-effect transistor,MESFET)或高电子迁移率晶体管(Highelectron mobility transistor,HEMT)。举例来说，增强型晶体管140为GaAs HEMT、GaNHEMT、GaAs MESFET或GaN MESFET。举例来说，HEMT为假形高电子迁移率晶体管(pseudomorphic HEMT,pHEMT)。
输入节点110与接地节点120间的电压在正常操作模式下，增强型晶体管140为常闭型(normally-off)，故静电放电保护电路100不会导通。在一些实施方式中，发生静电放电时，当输入节点110的电压等于或大于正触发电压，增强型晶体管140转为常开，从而使静电放电电流由输入节点110流向接地节点120。详细来说，当介于输入节点110与接地节点120间的正电压尖峰(voltage spike)足够大时，随着电压接近栅极-漏极崩溃电压(gate-drain breakdown voltage)时，通过漏极接点140D与栅极接点140G的漏电流会增加，此漏电流增加介于栅极接点140G与源极接点140S间的电压使其超过增强型晶体管140的阈值电压(threshold voltage)，而使增强型晶体管140转为常开，导通的增强型晶体管140可快速地将电流从输入节点110导至接地节点120以保护RF电路不受损坏。空乏型晶体管130充当定电流源(constant current source)，会限制流经栅极接点140G的电流。
图2是根据本揭示内容多个实施方式的静电放电保护电路200的示意图。静电放电保护电路200包括输入节点210、接地节点220、空乏型晶体管230及增强型晶体管240。输入节点210连接至RF电路。增强型晶体管240包括栅极接点240G、漏极接点240D及源极接点240S。源极接点240S通过空乏型晶体管230连接至栅极接点240G。源极接点240S连接至输入节点210，漏极接点240D连接至接地节点220。在一些实施方式中，增强型晶体管240的种类可以参照增强型晶体管140的实施方式，在此不再赘述。
在一些实施方式中，发生静电放电时，当输入节点210的电压等于或小于负触发电压，增强型晶体管240转为常开，从而使静电放电电流由接地节点220流向输入节点210。详细来说，当介于输入节点210与接地节点220间的负电压尖峰(voltage spike)足够大时，随着电压接近栅极-漏极崩溃电压(gate-drain breakdown voltage)时，通过漏极接点240D与栅极接点240G的漏电流会增加，此漏电流增加介于栅极接点240G与源极接点240S间的电压使其超过增强型晶体管240的阈值电压(threshold voltage)，而使增强型晶体管240转为常开，导通的增强型晶体管240可快速地将电流从接地节点220导至输入节点210以保护RF电路不受损坏。空乏型晶体管230充当定电流源，会限制流经栅极接点240G的电流。
图3是根据本揭示内容多个实施方式的静电放电保护电路300的示意图。静电放电保护电路300包括两个以背对背式(back to back)连接的子电路，各子电路包括一空乏型晶体管及一增强型晶体管，空乏型晶体管连接增强型晶体管的栅极及源极。详细来说，静电放电保护电路300包括输入节点310、接地节点320、第一空乏型晶体管330、第二空乏型晶体管340、第一增强型晶体管350及第二增强型晶体管360。第一增强型晶体管350包括第一栅极接点350G、第一漏极接点350D及第一源极接点350S。第一漏极接点350D连接至输入节点310。第一源极接点350S通过第一空乏型晶体管330连接至第一栅极接点350G。第二增强型晶体管360包括第二栅极接点360G、第二漏极接点360D及第二源极接点360S。第二源极接点360S连接至第一源极接点350S。第二栅极接点360G通过第二空乏型晶体管340连接至第二源极接点360S。第二漏极接点360D连接至接地节点320。在一些实施方式中，第一增强型晶体管350及第二增强型晶体管360的种类可以参照增强型晶体管140的实施方式，在此不再赘述。
输入节点310与接地节点320间的电压在正常操作模式下，增强型晶体管350及360为常闭型，故静电放电保护电路300不会导通。在正常操作模式下，增强型晶体管350及360可被视为电容，而导致静电放电保护电路300的寄生电容。如图3所示，静电放电保护电路300具有串联的两组钳位电路(clamp circuit)，其等效电容约为单一组钳位电路的电容的一半。寄生电容(parasitic capacitance)为衡量静电放电保护电路表现的重要参数，静电放电保护电路的寄生电容越小，则较不易影响射频电路的表现，故制造者一般会希望尽可能减少静电放电保护电路的寄生电容。举例来说，若将四个钳位电路串联为电路，其等效电容约为单一组钳位电路的电容的四分之一。然而，此电路的体积大约是静电放电保护电路300的体积的两倍。
图4是根据本揭示内容多个实施方式的静电放电保护电路400的示意图。图4的静电放电保护电路400与图3的静电放电保护电路300的差异在于静电放电保护电路400还包括第三栅极接点410G及第四栅极接点420G。详细来说，图4的第一增强型晶体管350还包括第三栅极接点410G，第三栅极接点410G连接至第一漏极接点350D。图4的第二增强型晶体管360还包括第四栅极接点420G，第四栅极接点420G连接至第二漏极接点360D。
如图4所示，第一增强型晶体管350和第二增强型晶体管360皆为双栅极结构。静电放电保护电路400的体积大致上与静电放电保护电路300的体积相同，然而，静电放电保护电路400的寄生电容大约是静电放电保护电路300的寄生电容的两分之一。因此，相较于静电放电保护电路300，静电放电保护电路400更不易影响射频电路的表现。
接下来，请同时参照图3及图5。图5绘示图3的静电放电保护电路被触发时的示意图。在一些实施方式中，发生静电放电时，当输入节点310的电压等于或大于正触发电压，第一增强型晶体管350转为常开，如图5所示。因此，静电放电电流由输入节点310流向接地节点320。详细来说，当介于输入节点310与接地节点320间的正电压尖峰足够大时，随着电压接近栅极-漏极崩溃电压时，通过漏极接点350D与栅极接点350G的漏电流会增加，此漏电流增加介于栅极接点350G与源极接点350S间的电压使其超过增强型晶体管350的阈值电压，而使增强型晶体管350转为常开，导通的增强型晶体管350可快速地将电流从输入节点310导至接地节点320以保护RF电路不受损坏。在电流流通期间，第二增强型晶体管360充当正向偏压二极管(forward biased diode)。
接下来，请同时参照图3及图6。图6绘示图3的静电放电保护电路被触发时的示意图。在一些实施方式中，发生静电放电时，当输入节点310的电压等于或小于负触发电压，第二增强型晶体管360转为常开，如图6所示。因此，静电放电电流由接地节点320流向输入节点310。详细来说，当介于输入节点310与接地节点320间的负电压尖峰足够大时，随着电压接近栅极-漏极崩溃电压时，通过漏极接点360D与栅极接点360G的漏电流会增加，此漏电流增加介于栅极接点360G与源极接点360S间的电压使其超过增强型晶体管360的阈值电压，而使增强型晶体管360转为常开，导通的增强型晶体管360可快速地将电流从接地节点320导至输入节点310以保护RF电路不受损坏。在电流流通期间，第一增强型晶体管350充当正向偏压二极管。
由图5及图6可知，本揭示内容的静电放电保护电路300可以在输入节点310的电压等于或大于正触发电压，或者等于或小于负触发电压的情况下，保护RF电路不受损坏。
图7是根据本揭示内容多个实施方式的静电放电保护电路中的空乏型晶体管710与增强型晶体管720的示意图。增强型晶体管720包括栅极G、源极S及漏极D。空乏型晶体管710埋设于增强型晶体管720的源极S中。源极S通过空乏型晶体管710连接至栅极G。由于空乏型晶体管710的体积小，故能减少静电放电保护电路的尺寸。如图7所示，高电子迁移率晶体管720为多栅极并联的晶体管结构。
图8是根据本揭示内容多个实施方式的静电放电保护电路的电流-电压图。图8的静电放电保护电路结构可参照图1的静电放电保护电路100。如图8所示，当输入静电放电保护电路100的电压等于或大于正触发电压，增强型晶体管140转为常开，电流流经静电放电保护电路100。在电压小于正触发电压时，静电放电保护电路100内的漏电流很小。
图9是根据本揭示内容多个实施方式的静电放电保护电路的电流-电压图。图9的静电放电保护电路结构可参照图3的静电放电保护电路300。如图9所示，当输入静电放电保护电路300的电压等于或大于正触发电压，第一增强型晶体管350转为常开，电流流经静电放电保护电路300。当输入静电放电保护电路300的电压等于或小于负触发电压，第二增强型晶体管360转为常开，电流流经静电放电保护电路300。在电压小于正触发电压及大于负触发电压时，静电放电保护电路300内的漏电流很小。
综上所述，本揭示内容提供多种静电放电保护电路，其包括增强型晶体管以及嵌入于增强型晶体管中的空乏型晶体管。相较于例如电阻或二极管串行(diode string)等电子元件，空乏型晶体管的体积较小，因此，当此静电放电保护电路设置于晶片内，其可节省晶片空间及减少制造成本。并且，可通过具有双栅极的增强型晶体管的设计，在不增加静电放电保护电路体积的情况下，减少其寄生电容，以避免影响与静电放电保护电路连接的射频电路的表现。
尽管已经参考某些实施方式相当详细地描述了本发明，但是亦可能有其他实施方式。因此，所附权利要求书的精神和范围不应限于此处包含的实施方式的描述。
对于所属技术领域人员来说，显而易见的是，在不脱离本发明的范围或精神的情况下，可以对本发明的结构进行各种修改和变化。鉴于前述内容，本发明意图涵盖落入所附权利要求范围内的本发明的修改和变化。

Claims (11)

1.一种静电放电保护电路，其特征在于，包括：
一输入节点；
一接地节点；
一空乏型晶体管；以及
一增强型晶体管，包括一栅极接点、一漏极接点及一源极接点，该源极接点通过该空乏型晶体管连接至该栅极接点，当该漏极接点连接至该输入节点，该源极接点连接至该接地节点，当该源极接点连接至该输入节点，该漏极接点连接至该接地节点。
2.根据权利要求1所述的静电放电保护电路，其特征在于，当该输入节点的一电压等于或大于一正触发电压，该增强型晶体管转为常开。
3.根据权利要求1所述的静电放电保护电路，其特征在于，当该输入节点的一电压等于或小于一负触发电压，该增强型晶体管转为常开。
4.根据权利要求1所述的静电放电保护电路，其特征在于，该增强型晶体管为金属半导体场效晶体管或高电子迁移率晶体管。
5.根据权利要求4所述的静电放电保护电路，其特征在于，该高电子迁移率晶体管为多栅极并联的晶体管结构。
6.一种静电放电保护电路，其特征在于，包括：
一输入节点；
一接地节点；
一第一空乏型晶体管；
一第二空乏型晶体管；
一第一增强型晶体管，包括一第一栅极接点、一第一漏极接点及一第一源极接点，该第一漏极接点连接至该输入节点，该第一源极接点通过该第一空乏型晶体管连接至该第一栅极接点；以及
一第二增强型晶体管，包括一第二栅极接点、一第二漏极接点及一第二源极接点，该第二源极接点连接至该第一源极接点，该第二栅极接点通过该第二空乏型晶体管连接至该第二源极接点，该第二漏极接点连接至该接地节点。
7.根据权利要求6所述的静电放电保护电路，其特征在于，该第一增强型晶体管还包括一第三栅极接点，该第三栅极接点连接至该第一漏极接点，该第二增强型晶体管还包括一第四栅极接点，该第四栅极接点连接至该第二漏极接点。
8.根据权利要求6所述的静电放电保护电路，其特征在于，当该输入节点的一电压等于或大于一正触发电压，该第一增强型晶体管转为常开。
9.根据权利要求6所述的静电放电保护电路，其特征在于，当该输入节点的一电压等于或小于一负触发电压，该第二增强型晶体管转为常开。
10.根据权利要求6所述的静电放电保护电路，其特征在于，该第一增强型晶体管及该第二增强型晶体管为金属半导体场效晶体管或高电子迁移率晶体管。
11.根据权利要求10所述的静电放电保护电路，其特征在于，该高电子迁移率晶体管为多栅极并联的晶体管结构。
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