CN114255801A - 双参考电压产生器、均衡电路及存储器 - Google Patents

Abstract

本申请提供一种双参考电压产生器、均衡电路及存储器，该双参考电压产生器接收原始编码、第一编码以及第二编码，并根据接收到的原始编码和第一编码，产生第一参考电压，根据接收到的原始编码和第二编码，产生第二参考电压；其中，第一参考电压不同于第二参考电压。即本申请所提供的双参考电压产生器可以根据原始编码、第一编码以及第二编码输出两种不同的参考电压，能够更好的满足均衡处理过程对不同参考电压的需求，提升均衡电路的均衡处理效果；另外，通过对上述原始编码、第一编码以及第二编码的值进行预配置，可以使上述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值，还能够提高接收数据信号的质量。

Description

双参考电压产生器、均衡电路及存储器

技术领域

本申请实施例涉及集成电路技术领域，尤其涉及一种双参考电压产生器、均衡电路及存储器。

背景技术

在计算机高速链路中，随着数据信号的传输速度变得越来越快，难免会产生明显的符号间干扰(Inter Symbol Interference，简称ISI)。因此需要对高速链路数据信号进行均衡处理，以重新获得可使用的数据信号。

在内存接收器电路设计中，主要采用连续时间线性均衡器(Continuous TimeLinear Equalizer，CTLE)架构来进行均衡处理,其功能是根据信道的衰减特性进行信号补偿，以提高数据信号的质量。

目前的均衡电路中，通常只提供一路稳定的参考电压，已经难以满足高速接收器对接收数据信号的处理要求。因此，如何设计均衡电路中的参考电压，以提升均衡电路的均衡处理效果，目前亟需解决。

发明内容

本申请实施例提供一种双参考电压产生器、均衡电路及存储器，可以有效提升均衡电路的均衡处理效果。

第一方面，本申请实施例提供了一种双参考电压产生器，应用于均衡电路；该双参考电压产生器接收原始编码、第一编码以及第二编码，并根据接收到的所述原始编码和第一编码，产生第一参考电压，根据接收到的所述原始编码和第二编码，产生第二参考电压；所述第一参考电压不同于所述第二参考电压。

在一种可行的实施方式中，所述双参考电压产生器包括第一处理电路、第二处理电路、第一选择器、第二选择器、第一输出缓冲电路、第二输出缓冲电路及分压电路。

所述第一处理电路的两个输入端分别接收所述第一编码和所述原始编码，所述第一处理电路的输出端与所述第一选择器的控制端连接。

所述第二处理电路的两个输入端分别接收所述第二编码和所述原始编码，所述第二处理电路的输出端与所述第二选择器的控制端连接。

所述分压电路的输出端分别与所述第一选择器的输入端和所述第二选择器的输入端连接。

所述第一选择器的输出端与所述第一输出缓冲电路的输入端连接，所述第二选择器的输出端与所述第二输出缓冲电路的输入端连接；所述第一参考电压从所述第一输出缓冲电路的输出端输出，所述第二参考电压从所述第二输出缓冲电路的输出端输出。

在一种可行的实施方式中，所述分压电路包括多个电压输出端，且各个电压输出端输出的电压不同。

在一种可行的实施方式中，所述分压电路的多个电压输出端分别与所述第一选择器的多个输入端、所述第二选择器的多个输入端连接。

在一种可行的实施方式中，所述第一选择器基于所述第一处理电路输出的编码，从所述分压电路输出的多个电压中选择一个电压输出至所述第一输出缓冲电路，所述第二选择器基于所述第二处理电路输出的编码，从所述分压电路输出的多个电压中选择一个电压输出至所述第二输出缓冲电路。

在一种可行的实施方式中，所述第一处理电路中包括加法器，所述加法器对所述第一处理电路接收到的所述原始编码与所述第一编码进行加法运算处理，并输出处理后的编码；所述第二处理电路中包括减法器，所述减法器对所述第二处理电路接收到的所述原始编码与所述第二编码进行减法运算处理，并输出处理后的编码。

在一种可行的实施方式中，所述第一处理电路中还包括第一译码器，所述第一译码器的输入端与所述加法器的输出端连接，所述第一译码器的输出端与所述第一选择器的控制端连接；所述第二处理电路中还包括第二译码器，所述第二译码器的输入端与所述减法器的输出端连接，所述第二译码器的输出端与所述第二选择器的控制端连接。

在一种可行的实施方式中，所述第一参考电压大于所述第二参考电压。

在一种可行的实施方式中，所述第一选择器与所述第二选择器采用相同的电路结构。

在一种可行的实施方式中，所述第一输出缓冲电路与所述第二输出缓冲电路采用相同的电路结构。

在一种可行的实施方式中，所述第一译码器与所述第二译码器采用相同的电路结构。

第二方面，本申请实施例提供了一种均衡电路，该均衡电路包括双参考电压产生器、第一输入缓冲电路、第二输入缓冲电路以及选择采样电路。

所述双参考电压产生器为本申请第一方面提供的双参考电压产生器，所述双参考电压产生器输出的两种不同的参考电压分别为所述第一输入缓冲电路与所述第二输入缓冲电路的输入参考电压。

所述第一输入缓冲电路与所述第二输入缓冲电路分别与所述选择采样电路连接。

所述选择采样电路根据所述均衡电路前一次输出的数据，选择对所述第一输入缓冲电路输出的数据信号或所述第二输入缓冲电路输出的数据信号进行数据采样，并将采集到的数据作为所述均衡电路当前输出的数据。

在一种可行的实施方式中，所述双参考电压产生器接收到的原始编码、第一编码以及第二编码均处于目标值时，使得所述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值。

在一种可行的实施方式中，所述原始编码、所述第一编码以及所述第二编码的目标值通过以下步骤进行设置：

步骤一、设置所述原始编码、所述第一编码以及所述第二编码的初始值为0；

步骤二、将所述原始编码的值加1，测试所述均衡电路的接收数据对应眼图中的时序裕度的大小。

步骤三、重复执行所述步骤二，直至得到所述时序裕度的最大值；

步骤四、设置所述原始编码的目标值为所述时序裕度处于最大值时所述原始编码的值；

步骤五、将所述第一编码与所述第二编码的值分别加1，测试所述均衡电路的接收数据对应眼图中的电压裕度的大小；

步骤六、重复执行所述步骤五，直至得到所述电压裕度的最大值；

步骤七、设置所述第一编码与所述第二编码的目标值为所述电压裕度处于最大值时所述第一编码与所述第二编码的值。

第三方面，本申请实施例提供一种存储器，该存储器包括均衡电路，该均衡电路为本申请第二方面提供的均衡电路。

本申请实施例所提供的双参考电压产生器、均衡电路及存储器，双参考电压产生器应用于均衡电路中，该双参考电压产生器接收原始编码、第一编码以及第二编码，并根据接收到的原始编码、第一编码以及第二编码，输出两种不同的参考电压。即本申请所提供的双参考电压产生器，能够更好的满足均衡处理过程对不同参考电压的需求，提升均衡电路的均衡处理效果；另外，通过对上述原始编码、第一编码以及第二编码的值进行预配置，可以使上述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值，还能够提高接收数据信号的质量。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例中提供的一种双参考电压产生器的电路结构示意图；

图2为本申请实施例中提供的另一种双参考电压产生器的电路结构示意图；

图3为本申请实施例中提供的一种均衡电路的电路结构示意图；

图4为本申请实施例中提供的另一种均衡电路的电路结构示意图；

图5为本申请实施例中提供的均衡电路在采集数据过程中的波形图；

图6为本申请实施例中所提供的均衡电路的均衡处理效果示意图；

图7为本申请实施例中提供的一种确定双参考电压产生器输入编码的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种新型的双参考电压产生器，应用于均衡电路，该均衡电路可以应用于各种类型的高速接口电路，具体可以应用于各类存储器产品中的接收器电路，例如，可以应用于DDR4型内存中的接收器电路。

目前在均衡电路设计中，通常只会采用一路稳定的参考电压，已经难以满足目前的均衡电路对均衡处理效果的要求。

为了提升均衡电路的均衡处理效果，本申请实施例所提供了一种应用于均衡电路中的双参考电压产生器，该双参考电压产生器可以提供两种不同的参考电压，并输入均衡电路的两个输入缓冲电路中，均衡电路在采集数据时，可以根据均衡电路前一次输出的数据，从上述两个输入缓冲电路中选择对其中一个所输出的数据信号进行数据采集，以提前进行均衡处理，从而可以更好的满足均衡处理过程对不同参考电压的需求，提升均衡处理效果。

具体的，上述双参考电压产生器可以接收原始编码、第一编码以及第二编码，并根据接收到的原始编码和第一编码，产生第一参考电压，根据接收到的原始编码和第二编码，产生第二参考电压。其中，第一参考电压不同于第二参考电压。

参照图1，图1为本申请实施例中提供的一种双参考电压产生器的电路结构示意图。上述双参考电压产生器包括：

第一处理电路11、第二处理电路12、第一选择器13、第二选择器14、第一输出缓冲电路15、第二输出缓冲电路16及分压电路17。其中：

第一处理电路11的两个输入端分别接收第一编码ADD<3:0>和原始编码Original_code<5:0>，第一处理电路11的输出端与第一选择器13的控制端b连接。

第二处理电路12的两个输入端分别接收第二编码SUB<3:0>和原始编码Original_code<5:0>，第二处理电路12的输出端与第二选择器14的控制端b连接。

分压电路17的输出端分别与第一选择器13的输入端和第二选择器14的输入端连接。

其中，分压电路17包括多个电压输出端，且各个电压输出端输出的电压不同。

可选的，分压电路17包括电阻分压电路，其可以通过一系列电阻串联得到一系列分压。

其中，分压电路17的多个电压输出端分别与第一选择器13的多个输入端和第二选择器14的多个输入端连接。需要说明的是，为了方便理解，图1中仅示出了分压电路17的其中一个电压输出端与第一选择器13的其中一个输入端a连接，以及仅示出了分压电路17的其中一个电压输出端与第二选择器14的其中一个输入端a连接。

第一选择器13的输出端与第一输出缓冲电路15的输入端连接，第二选择器14的输出端与第二输出缓冲电路16的输入端连接；第一参考电压VREFDQ_ADD从第一输出缓冲电路15的输出端输出，第二参考电压VREFDQ_SUB从第二输出缓冲电路16的输出端输出。

在本申请一种可行的实施方式中，第一选择器13基于第一处理电路11输出的编码，从分压电路17输出的多个电压中选择一个电压输出至第一输出缓冲电路15，第二选择器14基于第二处理电路12输出的编码，从分压电路17输出的多个电压中选择一个电压输出至第二输出缓冲电路16。

具体的，第一处理电路11接收第一编码ADD<3:0>与原始编码Original_code<5:0>，对第一编码ADD<3:0>与原始编码Original_code<5:0>进行处理，并将处理后得到的编码输入第一选择器13，第一选择器13则根据接收到的编码，从分压电路17输出的多个电压中选择一个电压，然后将所选择的电压输出至第一输出缓冲电路15，第一输出缓冲电路15基于接收到的电压输出第一参考电压VREFDQ_ADD。

同理，第二处理电路12接收第二编码SUB<3:0>与原始编码Original_code<5:0>，对第二编码SUB<3:0>与原始编码Original_code<5:0>进行处理，并将处理后得到的编码输入第二选择器14，第二选择器14则根据接收到的编码，从分压电路17输出的多个电压中选择一个电压，然后将所选择的电压输出至第二输出缓冲电路16，第二输出缓冲电路16基于接收到的电压输出第二参考电压VREFDQ_SUB。

可选的，原始编码Original_code<5:0>可以为DDR4内存中模式寄存器MR6的第0，1，2，3，4，5位，即MR6 A[5:0]。本申请可以在DDR4内存的VREFDQ校准模式下，配置MR6 A[5:0]。

在一种可行的实施方式中，第一选择器13与第二选择器14采用相同的电路结构；和/或，第一输出缓冲电路15与第二输出缓冲电路16采用相同的电路结构，可以提高电路匹配程度，节省电路设计成本。

本申请实施例所提供的双参考电压产生器，可以基于上述第一编码、第二编码及原始编码，输出两种不同的参考电压，能够更好的满足均衡处理过程对不同参考电压的需求，提升均衡电路的均衡处理效果。

基于上述实施例中所描述的内容，参照图2，图2为本申请实施例中提供的另一种双参考电压产生器的电路结构示意图。

在本申请实施例中，第一处理电路11中包括加法器111，加法器111用于对第一处理电路11接收到的第一编码ADD<3:0>与原始编码Original_code<5:0>进行加法运算处理，并输出处理后的编码。

示例性的，加法器111可以在Original_code<5:0>的基础上加上ADD<3:0>。

第二处理电路12中包括减法器121，减法器121用于对第二处理电路12接收到的第二编码SUB<3:0>与原始编码Original_code<5:0>进行减法运算处理，并输出处理后的编码。

示例性的，减法器121可以在Original_code<5:0>的基础上减去SUB<3:0>。

第一处理电路11中还包括第一译码器112，第一译码器112的输入端与加法器111的输出端连接，第一译码器112的输出端与第一选择器13的控制端b连接。

第二处理电路12中还包括第二译码器122，第二译码器122的输入端与减法器121的输出端连接，第二译码器122的输出端与第二选择器14的控制端b连接。

其中，第一译码器112用于对加法器111输出的编码进行译码，输出特定格式的数据。同理，第二译码器122用于对减法器121输出的编码进行译码。

可选的，第一译码器和第二译码器可以为相同的电路结构，以此可以提高电路匹配程度，节省电路设计成本。

本申请实施例中，第一选择器13与第二选择器14接收到的编码值越大时，其从分压电路17产生的一系列电压中选择越大的电压进行输出。

可以理解的是，第一译码器112输出的编码是基于第一编码ADD<3:0>与原始编码Original_code<5:0>经过加法运算处理后生成的，而第二译码器122输出的编码则是基于第二编码SUB<3:0>与原始编码Original_code<5:0>经过减法运算处理后生成的，因此，第一选择器13接收到的编码值会大于第二选择器14接收到的编码值，进而第一选择器13在分压电路17输出的一系列电压中所选择的电压会大于第二选择器14在分压电路17输出的一系列电压中所选择的电压，由此可以使最后输出的第一参考电压大于第二参考电压。

进一步的，基于上述实施例中所描述的内容，本申请实施例中还提供一种均衡电路。参照图3，图3为本申请实施例中提供的一种均衡电路的电路示意图。图3中，上述均衡电路包括双参考电压产生器10、第一输入缓冲电路20、第二输入缓冲电路30以及选择采样电路40。

其中，双参考电压产生器10为上述实施例中所描述的双参考电压产生器具体可参照上述实施例中的内容，在此不再赘述。

本实施例中，双参考电压产生器10输出的两种不同的参考电压分别为第一输入缓冲电路20与第二输入缓冲电路30的输入参考电压。

第一输入缓冲电路20与第二输入缓冲电路30分别与选择采样电路40连接；选择采样电路40根据均衡电路前一次输出的数据，选择对第一输入缓冲电路20输出的数据信号或第二输入缓冲电路30输出的数据信号进行数据采样，并将采集到的数据作为均衡电路当前输出的数据。

示例性的，当均衡电路前一次输出的数据的值为1时，选择采样电路40选择对第一输入缓冲电路20输出的数据信号进行数据采样，并将采集到的数据作为均衡电路当前输出的数据；当均衡电路前一次输出的数据的值为0时，选择采样电路40选择对第二输入缓冲电路30输出的数据信号进行数据采样，并将采集到的数据作为均衡电路当前输出的数据。

可以理解的是，由于第一输入缓冲电路20与第二输入缓冲电路30所采用的参考电压不同，因此第一输入缓冲电路20与第二输入缓冲电路30对接收数据与参考电压进行比较时的电压裕度也会不同。当选择采样电路40在采集数据时，根据均衡电路前一次输出的数据，来选择从第一输入缓冲电路20所输出的数据信号中进行数据采集还是从第二输入缓冲电路30所输出的数据信号中进行数据采集，由此使上述均衡电路能够根据前一次输出的数据提前进行数据均衡处理，有助于消除ISI，提高接收数据信号的质量。

进一步的，基于上述实施例中所描述的内容，参照图4，图4为本申请实施例中提供的另一种均衡电路的电路结构示意图。本申请一种可行的实施方式中，双参考电压产生器10包括第一参考电压输出端H与第二参考电压输出端L，第一参考电压输出端H输出的第一参考电压与第二参考电压输出端L输出的第二参考电压不同。

可选的，第一参考电压大于第二参考电压。

其中，第一参考电压输出端H与第一输入缓冲电路20的参考电压输入端连接，第二参考电压输出端L与第二输入缓冲电路30的参考电压输入端连接。

在本申请实施例中，选择采样电路40包括选择电路与采样电路，该选择电路与采样电路连接。其中，上述选择电路可以用于根据上述采样电路发送的数据，选择将第一输入缓冲电路20输出的数据信号或第二输入缓冲电路30输出的数据信号输入至上述采样电路；上述采样电路用于对该选择电路输入的数据信号进行数据采样。

具体的，仍参照图4，上述选择电路包括第一选择电路41与第二选择电路42，上述采样电路包括第一采样电路43与第二采样电路44；其中：

第一选择电路41的两个输入端a和b分别与第一输入缓冲电路20的输出端和第二输入缓冲电路30的输出端连接，第二选择电路42的两个输入端a和b分别与第一输入缓冲电路20的输出端和第二输入缓冲电路30的输出端连接。

第一选择电路41的输出端与第一采样电路43的输入端连接，第一选择电路41的控制端c与第二采样电路44的输出端连接，第二选择电路42的输出端与第二采样电路44的输入端连接，第二选择电路42的控制端c与第一采样电路43的输出端连接。

第一采样电路43用于将当前采集到的数据DQ_RISE发送至第二选择电路42的控制端c，第二选择电路42基于第一采样电路43发送的数据DQ_RISE，选择将第一输入缓冲电路20或第二输入缓冲电路30中的数据输入至第二采样电路44。

第二采样电路44用于将当前采集到的数据DQ_FALL发送至第一选择电路41的控制端c，第一选择电路41基于第二采样电路44发送的数据DQ_FALL，选择将第一输入缓冲电路20或第二输入缓冲电路30中的数据输入至第一采样电路43。

可选的，当第一采样电路43发送至第二选择电路42的控制端c的数据DQ_RISE为1时，第二选择电路42选择将第一输入缓冲电路20的输出数据输入至第二采样电路44；当第一采样电路43发送至第二选择电路42的控制端c的数据DQ_RISE为0时，第二选择电路42选择将第二输入缓冲电路30的输出数据输入至第二采样电路44。

当第二采样电路44发送至第一选择电路41的控制端c的数据DQ_FALL为1时，第一选择电路41选择将第一输入缓冲电路20的输出数据输入至第一采样电路43；当第二采样电路44发送至第一选择电路41的控制端c的数据DQ_FALL为0时，第一选择电路41选择将第二输入缓冲电路30的输出数据输入至第一采样电路43。

可选的，第一选择电路41与第二选择电路42可以采用相同的电路结构，由此可以提高电路匹配程度，节省电路设计成本。

可选的，第一采样电路43与第二采样电路43也可以采用相同的电路结构，以提高电路匹配程度，节省电路设计成本。

进一步的，上述均衡电路还包括采样时钟输入电路50，该采样时钟输入电路50的输出端分别与第一采样电路43与第二采样电路44的采样时钟输入端连接，可以向第一采样电路43与第二采样电路44提供采样时钟信号。

其中，采样时钟输入电路50可以接收互为反向的采样时钟信号DQS和DQSB。

另外，采样时钟输入电路50中还包括比较器电路和延时电路。其中，延时电路可以用于调节比较器电路输出的采样时钟信号的相位。

示例性的，第一采样电路43在接收到的采样时钟信号DQS为上升沿时，基于第一选择电路41输出的数据信号进行数据采样，采集得到数据DQ_RISE，并将数据DQ_RISE发送至第二选择电路42，作为第二选择电路42的控制信号；第二采样电路44在接收到的采样时钟信号DQS为下降沿时，基于第二选择电路42输出的数据信号进行数据采样，采集得到数据DQ_FALL，并将数据DQ_FALL发送至第一选择电路41，作为第一选择电路41的控制信号。

进一步的，仍参照图4，第一输入缓冲电路20中包括第一比较器电路21与第一延时电路22，第一比较器电路21与第一延时电路22串联，第一比较器电路21的参考电压输入端与第一参考电压输出端H连接。

第二输入缓冲电路30中包括第二比较器电路31与第二延时电路32，第二比较器电路31与第二延时电路32串联，第二比较器电路31的参考电压输入端与第二参考电压输出端L连接。

其中，第一比较器电路21的信号输入端与第二比较器电路31的信号输入端连接相同的输入数据信号DQ。

其中，第一延时元件22可以用于调节DQ信号的相位，使第一采样电路43接收到的DQ信号与采样时钟信号能够保持同步，从而使得第一采样电路43能够根据采样时钟信号采集到正确的数据。第二延时元件32同样用于调节DQ信号的相位，使第二采样电路44接收到的DQ信号与采样时钟信号保持同步，从而使得第二采样电路44能够根据采样时钟信号采集到正确的数据。

可选的，第一比较器电路21与第二比较器电路31可以采用相同的电路结构，由此可以提高电路匹配程度，节省电路设计成本。

可选的，第一延时电路22与第二延时电路32也可以采用相同的电路结构，以提高电路匹配程度，节省电路设计成本。

可以理解的是，若均衡电路当前输出的数据为第一采样电路43在采样时钟信号DQS为上升沿时所采集到的数据，则均衡电路前一次输出的数据为第二采样电路44在采样时钟信号DQS为该上升沿的前一个相邻下降沿时所采集到的数据；若均衡电路当前输出的数据为第二采样电路44在采样时钟信号DQS为下降沿时所采集到的数据，则均衡电路前一次输出的数据为第一采样电路43在采样时钟信号DQS为该下降沿的前一个相邻上升沿时所采集到的数据。

为了更好的理解本申请实施例，参照图5，图5为本申请实施例中提供的均衡电路在采集数据过程中的波形图。

在图5中，DQ_VREFDQADD表示第一输入缓冲电路20基于DQ信号与第一参考电压H输出的数据，包括DQ0、DQ1、DQ2……DQ_VREFDQSUB表示第二输入缓冲电路30基于DQ信号与第二参考电压L输出数据，同样包括DQ0、DQ1、DQ2……

本申请实施例中，当第一采样电路43接收到的采样时钟信号DQS为上升沿时，采集数据DQ0，并将DQ0发送至第二选择电路42，若数据DQ0的值为1，则第二选择电路42通过其输入端a，将第一输入缓冲电路20中产生的数据输出至第二采样电路44，在第二采样电路44接收到的采样时钟信号DQS为下降沿时，即可采集到第一输入缓冲电路20输出的数据DQ1；若数据DQ0的值为0，则第二选择电路42通过其输入端b，将第二输入缓冲电路30中产生的数据输出至第二采样电路44，在第二采样电路44接收到的采样时钟信号DQS为下降沿时，即可采集到第二输入缓冲电路30输出的数据DQ1。

同理，在第二采样电路44采集到数据DQ1后，便将DQ1发送至第一选择电路41，若上述数据DQ1的值为1，则第一选择电路41通过其输入端a，将第一输入缓冲电路20中产生的数据输出至第一采样电路43，在第一采样电路43接收到的采样时钟信号DQS为上升沿时，即可采集到第一输入缓冲电路20输出的数据DQ2；若上述数据DQ1的值为0，则第一选择电路41通过其输入端b，将第二输入缓冲电路30中产生的数据输出至第一采样电路43，在第一采样电路43接收到的采样时钟信号DQS为上升沿时，即可采集到第二输入缓冲电路30输出的数据DQ2。

基于上述实施例中所描述的内容，在本申请一种可行的实施方式中，第一参考电压是对基准参考电压进行了增强，第二参考电压则是对基准参考电压进行了减弱。因此，当均衡电路前一次输出的数据为1时，选择参考电压为第一参考电压的第一输入缓冲电路所输出的数据信号进行数据采样；当均衡电路前一次输出的数据为0时，选择参考电压为第二参考电压的第二输入缓冲电路所输出的数据信号进行数据采样，能够有效提升均衡电路的输入电压裕度，从而有效的消除ISI，提高写入数据的眼图睁开大小。

为了更好的理解本申请实施例，参照图6，图6为本申请实施例中所提供的均衡电路的均衡处理效果示意图。

在图6中，可以明显的看出，当均衡电路前一次输出的数据Pre_Data的值为1时，选择参考电压为第一参考电压VREFDQ_ADD的第一输入缓冲电路所输出的数据信号进行数据采样，均衡电路的输入电压裕度(黑色箭头所示)明显大于通过参考电压为基准参考电压VREFDQ的输入缓冲电路所输出的数据信号进行数据采样时，上述均衡电路的输入电压裕度(灰色箭头所示)。

同理，当均衡电路前一次输出的数据Pre_Data的值为0时，选择参考电压为第二参考电压VREFDQ_SUB的第二输入缓冲电路所输出的数据信号进行数据采样，均衡电路的输入电压裕度(黑色箭头所示)明显大于通过参考电压为基准参考电压VREFDQ的输入缓冲电路所输出的数据信号进行数据采样时，上述均衡电路的输入电压裕度(灰色箭头所示)。

本申请实施例所提供的均衡电路，包括两种采用不同参考电压的输入缓冲电路，在采集数据时，均基于均衡电路前一次输出的数据，从上述两个输入缓冲电路中选择合适的一个输入缓冲电路，然后对所选择的输入缓冲电路所输出的数据信号进行数据采样，可以有效增加均衡电路的输入电压裕度，进而提升接收数据信号的质量。

基于上述实施例中所描述的内容，在本申请一种可行的实施方式中，可以通过将上述原始编码Original_code<5:0>、第一编码ADD<3:0>以及第二编码SUB<3:0>的值配置为目标值，来使得上述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值。

具体的，参照图7，图7为本申请实施例中提供的一种确定参考电压产生器输入编码的流程示意图。上述原始编码Original_code<5:0>、第一编码ADD<3:0>以及第二编码SUB<3:0>的目标值可以通过以下步骤来确定：

S701、设置第一编码ADD<3:0>、第二编码SUB<3:0>及原始编码Original_code<5:0>的初始值为0。

S702、将原始编码Original_code<5:0>的值加1，测试均衡电路的接收数据对应眼图中的时序裕度(timming margin)的大小。

S703、重复执行步骤S702，直至得到时序裕度的最大值。

S704、设置Original_code<5:0>的目标值为时序裕度处于最大值时Original_code<5:0>的值。

S705、将ADD<3:0>与SUB<3:0>的值分别加1，测试均衡电路的接收数据对应眼图中的电压裕度(voltage margin)的大小。

S706、重复执行步骤S705，直至得到电压裕度的最大值。

S707、设置ADD<3:0>与SUB<3:0>的目标值为电压裕度处于最大值时ADD<3:0>与SUB<3:0>的值。

即在本申请实施例中，双参考电压产生器10接收到的第一编码ADD<3:0>、第二编码SUB<3:0>及原始编码Original_code<5:0>为上述目标值时，上述均衡电路的接收数据对应的眼图中的电压裕度与时序裕度均处于最大值，能够提高接收数据信号的质量。

可选的，图7所示的流程可以由存储系统中的控制器完成，也可以由测试工程师完成。其中，相同的系统环境执行一次即可，执行完后固定各输入编码，在后续存储系统上电的时候可直接更新到电路寄存器中。

进一步的，基于上述实施例中所描述的均衡电路，本申请实施例中还提供一种存储器，该存储器包括上述实施例中所描述的均衡电路。具体可以参照上述实施例中所描述的均衡电路的工作原理，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种双参考电压产生器，其特征在于，所述双参考电压产生器应用于均衡电路；

所述双参考电压产生器接收原始编码、第一编码以及第二编码，并根据接收到的所述原始编码和第一编码，产生第一参考电压，根据接收到的所述原始编码和第二编码，产生第二参考电压；所述第一参考电压不同于所述第二参考电压。

2.根据权利要求1所述的双参考电压产生器，其特征在于，所述双参考电压产生器包括第一处理电路、第二处理电路、第一选择器、第二选择器、第一输出缓冲电路、第二输出缓冲电路及分压电路；

所述第一处理电路的两个输入端分别接收所述第一编码和所述原始编码，所述第一处理电路的输出端与所述第一选择器的控制端连接；

所述第二处理电路的两个输入端分别接收所述第二编码和所述原始编码，所述第二处理电路的输出端与所述第二选择器的控制端连接；

所述分压电路的输出端分别与所述第一选择器的输入端和所述第二选择器的输入端连接；

所述第一选择器的输出端与所述第一输出缓冲电路的输入端连接，所述第二选择器的输出端与所述第二输出缓冲电路的输入端连接；所述第一参考电压从所述第一输出缓冲电路的输出端输出，所述第二参考电压从所述第二输出缓冲电路的输出端输出。

3.根据权利要求2所述的双参考电压产生器，其特征在于，所述分压电路包括多个电压输出端，且各个电压输出端输出的电压不同。

4.根据权利要求3所述的双参考电压产生器，其特征在于，所述分压电路的多个电压输出端分别与所述第一选择器的多个输入端、所述第二选择器的多个输入端连接。

5.根据权利要求4所述的双参考电压产生器，其特征在于，所述第一选择器基于所述第一处理电路输出的编码，从所述分压电路输出的多个电压中选择一个电压输出至所述第一输出缓冲电路，所述第二选择器基于所述第二处理电路输出的编码，从所述分压电路输出的多个电压中选择一个电压输出至所述第二输出缓冲电路。

6.根据权利要求5所述的双参考电压产生器，其特征在于，所述第一处理电路中包括加法器，所述加法器对所述第一处理电路接收到的所述原始编码与所述第一编码进行加法运算处理，并输出处理后的编码；

所述第二处理电路中包括减法器，所述减法器对所述第二处理电路接收到的所述原始编码与所述第二编码进行减法运算处理，并输出处理后的编码。

7.根据权利要求6所述的双参考电压产生器，其特征在于，所述第一处理电路中还包括第一译码器，所述第一译码器的输入端与所述加法器的输出端连接，所述第一译码器的输出端与所述第一选择器的控制端连接；

所述第二处理电路中还包括第二译码器，所述第二译码器的输入端与所述减法器的输出端连接，所述第二译码器的输出端与所述第二选择器的控制端连接。

8.根据权利要求1至7任一项所述的双参考电压产生器，其特征在于，所述第一参考电压大于所述第二参考电压。

9.根据权利要求2至7任一项所述的双参考电压产生器，其特征在于，所述第一选择器与所述第二选择器采用相同的电路结构。

10.根据权利要求2至7任一项所述的双参考电压产生器，其特征在于，所述第一输出缓冲电路与所述第二输出缓冲电路采用相同的电路结构。

11.根据权利要求7所述的双参考电压产生器，其特征在于，所述第一译码器与所述第二译码器采用相同的电路结构。

12.一种均衡电路，其特征在于，所述均衡电路包括双参考电压产生器、第一输入缓冲电路、第二输入缓冲电路以及选择采样电路；

所述双参考电压产生器为权利要求1至11任一项所述的双参考电压产生器，所述双参考电压产生器输出的两种不同的参考电压分别为所述第一输入缓冲电路与所述第二输入缓冲电路的输入参考电压；

所述第一输入缓冲电路与所述第二输入缓冲电路分别与所述选择采样电路连接；

所述选择采样电路根据所述均衡电路前一次输出的数据，选择对所述第一输入缓冲电路输出的数据信号或所述第二输入缓冲电路输出的数据信号进行数据采样，并将采集到的数据作为所述均衡电路当前输出的数据。

13.根据权利要求12所述的均衡电路，其特征在于，所述双参考电压产生器接收到的所述原始编码、第一编码以及第二编码均处于目标值时，使得所述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值。

14.根据权利要求13所述的均衡电路，其特征在于，所述原始编码、所述第一编码以及所述第二编码的目标值通过以下步骤进行设置：

步骤一、设置所述原始编码、所述第一编码以及所述第二编码的初始值为0；

步骤二、将所述原始编码的值加1，测试所述均衡电路的接收数据对应眼图中的时序裕度的大小；

步骤三、重复执行所述步骤二，直至得到所述时序裕度的最大值；

步骤四、设置所述原始编码的目标值为所述时序裕度处于最大值时所述原始编码的值；

步骤五、将所述第一编码与所述第二编码的值分别加1，测试所述均衡电路的接收数据对应眼图中的电压裕度的大小；

步骤六、重复执行所述步骤五，直至得到所述电压裕度的最大值；

步骤七、设置所述第一编码与所述第二编码的目标值为所述电压裕度处于最大值时所述第一编码与所述第二编码的值。

15.一种存储器，其特征在于，所述存储器包括均衡电路，所述均衡电路为权利要求12至14任一项所述的均衡电路。

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