CN114237374A - 芯片id生成装置和方法 - Google Patents

Abstract

本发明提供了一种芯片ID生成装置和方法，所述ID生成装置包括：N个芯片管脚连接端子，其被配置为与芯片管脚连接；芯片ID生成电路，其被配置为根据N个芯片管脚端子与芯片输入信号的不同连接方式来生成芯片ID，其中，N是大于等于2的自然数。

Description

芯片ID生成装置和方法

技术领域

本发明涉及芯片ID生成，具体涉及一种根据芯片管脚的连接方式来生成芯片ID并且对芯片进行区分的装置和方法。

背景技术

随着各类应用的复杂程度的不停提高，一个系统里面的芯片使用会越来越多。一个手持系统(比如手机)里面的芯片使用量可以是几十到几百个。多数的芯片都是在控制器的控制下按照系统指令进行工作。为了能分别控制这些芯片，这些芯片必须有不同的ID地址值。这样它们可以同时放在同一个系统通信总线上。有些应用情形下，需要在同一个通信总线下面使用多颗同样的芯片，因此，对于其的控制必须是分别控制的。在这种情况下，同样需要这两个或者几个芯片的ID必须不一样才能实现分别被控制。为了实现上述功能，通常的做法是在芯片设计的时候使用额外的管脚(pin)，一般将其称为用户ID(userID)管脚。通过把这个管脚接地或者接高电平或者浮空，由芯片内部的译码电路来得到芯片不同的ID以区分不同的芯片。图1是示出了射频开关芯片的管脚连接方式的示意图。参考图1，其中以射频开关芯片的SP4T开关芯片为例进行说明。但是本领域技术人员应该理解，该示例仅仅用于说明其并不对本发明的范围进行限定。在图1中，通信总线上有两个相同的射频开关芯片。通过对图1中射频开关芯片的UserID管脚的接法不同实现了这两个芯片的区分。

然而，但是随着现在的各类的电子产品的尺寸越来越小，使用的芯片的管脚数目也越来越少。还是以图1中所示的SP4T开关芯片为例子，它的封装管脚如图2所示。

图2是示出了射频开关芯片的管脚分布的示意图。参考图2中所示的芯片管脚图，所有的9个管脚已经全部被设置，如果要求加入新的UserID管脚，则需要增加芯片的尺寸。

因此，需要提供一种用于在保持封装尺寸封装管脚数目的基础上实现对芯片的不同的ID地址进行区分的方法和装置。

发明内容

本发明的一方面提供了一种芯片ID生成装置，包括：N个芯片管脚连接端子，其被配置为与芯片管脚连接；芯片ID生成电路，其被配置为根据N个芯片管脚端子与芯片输入信号的不同连接方式来生成芯片ID，其中，N是大于等于2的自然数。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片管脚连接端子包括电源信号连接端子和时钟信号连接端子。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还被配置为将电源信号提供给芯片内部电路。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括上电复位信号生成电路，所述上电复位信号生成电路被配置为提供上电复位信号。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路被配置为根据电源信号、时钟信号以及上电复位信号来生成芯片ID。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括第一比较器和第一锁存器，其中，所述第一比较器被配置为对输入的电源信号和时钟信号进行比较，并且将输出信号提供给第一锁存器，以及所述第一锁存器被配置为从比较器接收缓存器输入信号，并且根据上电复位信号进行缓存，以生成芯片ID值。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括第一开关和第二开关，其中，所述第一开关和所述第二开关根据所述第一锁存器的输出来导通和关断，以将电源信号提供给芯片内部电路。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括第三开关和第四开关以及第一电阻器和第二电阻器，其中，所述第三开关和第一电阻器串联，并且连接在芯片管脚连接端子和接地节点之间；以及所述第四开关和第二电阻器串联，并且连接在芯片管脚连接端子和接地节点之间，所述第三开关和所述第四开关根据所述上电复位信号来导通和关断。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括第二比较器、第二锁存器、第一计数器、第二计数器以及判断电路，其中，所述第二比较器被配置为对输入的电源信号和时钟信号进行比较，并且将输出信号提供给第二锁存器，所述第一计数器和第二计数器分别连接到所述电源信号连接端子和所述时钟信号连接端子，并且对所述电源信号和所述时钟信号的翻转进行计数，所述判断电路判断所述第一计数器中的计数或第二计数器中的计数是否达到阈值，并且根据判断结果输出控制信号，所述第二锁存器被配置为从比较器接收缓存器输入信号，并且根据所述判断电路输出的控制信号输出缓存器输出信号，以生成芯片ID值。

本发明的一方面提供了一种芯片ID生成装置，其中，所述芯片ID生成电路还包括第一开关和第二开关，其中，所述第一开关和所述第二开关根据所述第二锁存器的输出来导通和关断，以将电源信号提供给芯片内部电路。

本发明的一方面提供了一种用于生成芯片ID的方法，包括：通过N个芯片管脚连接端子与芯片管脚连接来接收不同的芯片输入信号，根据N个芯片管脚端子与芯片输入信号的不同连接方式来生成芯片ID，其中，N是大于等于2的自然数。

有益效果

根据本发明的各方面，实现了在保持封装尺寸封装管脚数目的基础上实现对芯片的不同的ID地址进行区分的装置和方法。

附图说明

图1是示出了射频开关芯片的管脚连接方式的示意图；

图2是示出了射频开关芯片的管脚分布的示意图；

图3是根据本发明实施例的通过管脚的不同连接方式来区分不同芯片的示意图；

图4是示出了根据本发明实施例的芯片ID生成电路的信号波形图；

图5是示出了根据本发明实施例的芯片ID生成电路的示意图；以及

图6是示出了根据本发明实施例的芯片ID生成电路的示意图。

具体实施方式

在进行下面的详细描述之前，阐述贯穿本专利文件使用的某些单词和短语的定义可能是有利的。术语“耦接”“连接”及其派生词指两个或多个元件之间的任何直接或间接通信或者连接，而无论那些元件是否彼此物理接触。术语“传输”、“接收”和“通信”及其派生词涵盖直接和间接通信。术语“包括”和“包含”及其派生词是指包括但不限于。术语“或”是包含性的，意思是和/或。短语“与……相关联”及其派生词是指包括、包括在……内、互连、包含、包含在……内、连接或与……连接、耦接或与……耦接、与……通信、配合、交织、并列、接近、绑定或与……绑定、具有、具有属性、具有关系或与……有关系等。术语“驱动器”是指控制至少一个操作的任何设备、系统或其一部分。这种驱动器可以用硬件、或者硬件和软件和/或固件的组合来实施。与任何特定驱动器相关联的功能可以是集中式的或分布式的，无论是本地的还是远程的。短语“至少一个”，当与项目列表一起使用时，意指可以使用所列项目中的一个或多个的不同组合，并且可能只需要列表中的一个项目。例如，“A、B、C中的至少一个”包括以下组合中的任意一个：A、B、C、A和B、A和C、B和C、A和B和C。

贯穿本专利文件提供了其他特定单词和短语的定义。本领域普通技术人员应该理解，在许多情况下，即使不是大多数情况下，这种定义也适用于这样定义的单词和短语的先前和将来使用。

在本专利文件中，模块的应用组合以及子模块的划分仅用于说明，在不脱离本公开的范围内，模块的应用组合以及子模块的划分可以具有不同的方式。

图3是根据本发明实施例的通过管脚的不同连接方式来区分不同芯片的示意图。

根据本发明的实施例，通过利用芯片的两个管脚与系统的不同连接方式来区分不同芯片。在图3中所示的实施例中，示出了使用两个管脚的示例，但是本领域技术人员应该理解，在不脱离本发明的范围的情况下，可以使用其他数量的管脚的实施方式。此外，在图3的示例中，通过电源(VIO)管脚和时钟(SCLK)管脚作为示例来对本发明进行说明，但是本领域技术人员也应该理解，在不脱离本发明的范围的情况下，可以使用其他的管脚来实施本发明。参考图3，根据电源(VIO)管脚和时钟(SCLK)管脚与系统的不同连接方式，通过芯片内部的电路判断连接方式的不同，并且相应地设定各自不同的ID值，从而实现对于不同芯片的区分。

参考图3，芯片的pin1和pin2管脚分别既可以用作芯片的电源管脚也可以用作时钟管脚。当其中一个芯片的pin1脚连接到系统电源VIO，pin2脚连接到系统时钟CLK时，该芯片内部的电路能够检测到这个连接方式，并且将该芯片的ID值自动设置为第一值(例如，图3中将ID值设置为“0”)。当另外一个芯片的pin1脚连接到系统时钟CLK，pin2脚连接到系统电源VIO时，该芯片内部的电路能够检测到这个连接方式，并且将该芯片的ID值自动设置为第二值(例如，图3中将ID值设置为“1”)，其中，第一值与第二值不同。根据上述操作，芯片生成用于与总线通信的不同ID值，使得系统能够分辨出其为两个不同的芯片，进而可以分开进行通信与控制。

图4是示出了根据本发明实施例的芯片ID生成电路的信号波形图。

芯片的电源VIO和时钟CLK的波形如图4所示。在实际系统中，当电源电压被施加到芯片上时，VIO电压从0V以一定的上升速度上升到VIO额定电压值。在VIO电压上升过程中，系统还没有准备好开始与各个芯片通信并进行控制，因此，在这段时间内始终CLK不会发生翻转(toggle)。对于不同的系统，时钟CLK可能处于不同的状态，例如，在一些系统中，时钟CLK可能处于图4中的A状态，在该种状态中，时钟CLK的电压约等于电源VIO的电压，即，时钟CLK跟随电源VIO的上升而上升。但是因为时钟CLK信号从电源VIO供电的电路产生，因此时钟CLK的驱动能力小于电源VIO信号。此外，在其他的很多情况下，当电源VIO爬升时，时钟CLK信号处于“0”状态，即，图4中的B状态。根据本发明的实施例利用这个特点来判定哪个信号是电源VIO信号而哪个信号是时钟CLK信号。此外，上电复位POR(power on reset)信号是在电源VIO上升过程中产生的一个芯片内部逻辑复位信号，其在电源VIO信号的电压达到阈值电压时，产生复位信号，以初始化器件。

图5是示出了根据本发明实施例的芯片ID生成电路的示意图。

参考图5，pin1管脚和pin2管脚分别通过开关k1和k2连接到节点n1；此外，节点n1还被连接到芯片内部电路503和POR生成电路504。pin2管脚通过电阻器R1和开关k3连接到接地节点，并且pin1管脚通过电阻器R2和开关k4连接到接地节点。比较器501的+输入端连接到pin2管脚并且比较器501的-输入端连接到pin1管脚，并且其输出端连接到节点n2。锁存器502连接在节点n2和节点n3之间，并且从节点n5接收控制信号。反相器连接在节点n3和n4之间，以提供反相信号。此外，n3节点与开关k2的控制端连接，以控制开关k2的导通和关断；n4节点与开关k1的控制端连接，以控制开关k1的导通和关断。节点n5连接到开关k3和k4的控制端，以控制开关k3和k4的导通和关断；此外，节点n5还连接到锁存器502，以向锁存器502提供控制信号。

参考图5，如果pin1管脚连接到了系统电源VIO，pin2管脚连接到了系统时钟CLK。则当系统上电(电源VIO信号爬升)时，图5中电路的POR信号输出为“高”(参考图4)；使得开关k3和k4导通。在该种情况下，pin1管脚和Pin2管脚通过电阻器R1和R2(例如，R1＝R2)连接到接地节点。如果初始态系统时钟CLK如图4中所示处于“B”状态，即，“0V”，则比较器501能马上判定pin1管脚的电压高过pin2管脚，节点n2输出低电平；如果初始态系统时钟CLK如图4中所示处于“A”状态，即，时钟CLK跟随电源VIO，因为电阻器R1和R2的存在，使得系统时钟CLK线的驱动能力小于电源VIO的驱动能力，因此pin1管脚到电压大于pin2管脚的电压，使得比较器501也能判定出节点n2输出低电平。锁存器502被设计成由POR输出信号n5来控制，当n5由高向低的时候节点n2的状态被锁存在锁存器中，使得锁存器的输出为n3。因此，锁存器的上述设置使得锁存器502的输出在n5为“高”时，n3＝n2。此外，由于节点n3和n4控制了开关k1和k2，使得开关k1导通，而开关k2关断。与芯片内部电路连接的节点n1电压会等于pin1管脚的电压，即，系统电源VIO。当POR完成时候，复位信号从高电平变为低电平，即，节点n5为0。此时，开关k3和k4被断开，使得芯片正常工作时候防止了漏电。此外，当POR信号输出完成时，即，节点n5从高电平转变为低电平时，芯片已经判定出pin1管脚和pin2管脚中的哪一个是电源VIO或者哪一个是时钟CLK。

同样参考图5，如果pin2管脚连接到了系统电源VIO，pin1管脚连接到了系统时钟CLK。则当系统上电(电源VIO信号爬升)时，图5中电路的POR信号输出为“高”(参考图4)；使得开关k3和k4导通。在该种情况下，pin1管脚和Pin2管脚通过电阻器R1和R2(例如，R1＝R2)连接到接地节点。如果初始态系统时钟CLK如图4中所示处于“B”状态，即，“0V”，则比较器501能马上判定pin2管脚的电压高过pin1管脚，节点n2输出高电平；如果初始态系统时钟CLK如图4中所示处于“A”状态，即，时钟CLK跟随电源VIO，因为电阻器R1和R2的存在，使得系统时钟CLK线的驱动能力小于电源VIO的驱动能力，因此pin2管脚到电压大于pin1管脚的电压，使得比较器501也能判定出节点n2输出高电平。锁存器502被设计成由POR输出信号n5来控制，当n5由高向低的时候节点n2的状态被锁存在锁存器中，使得锁存器的输出为n3。因此，锁存器的上述设置使得锁存器502的输出在n5为“高”时，n3＝n2。此外，由于节点n3和n4控制了开关k1和k2，使得开关k2导通，而开关k1关断。与芯片内部电路连接的节点n1电压会等于pin2管脚的电压，即，系统电源VIO。当POR完成时候，复位信号从高电平变为低电平，即，节点n5为0。此时，开关k3和k4被断开，使得芯片正常工作时候防止了漏电。此外，当POR信号输出完成时，即，节点n5从高电平转变为低电平时，芯片已经判定出pin1管脚和pin2管脚中的哪一个是电源VIO或者哪一个是时钟CLK。

如上所述，上述电路结构实现了对于pin1管脚和pin2管脚是何种管脚的判断。此外，通过将节点n3作为输出信号，根据其在判断pin1管脚和pin2管脚是何种管脚时输出不同的值，来形成用于表示芯片ID值的信号，当pin1管脚连接到了系统电源VIO时，输出第一信号；并且当pin1管脚连接到了系统时钟CL时，输出不同于第一信号的第二信号。

图6是示出了根据本发明实施例的芯片ID生成电路的示意图。

参考图6，pin1管脚和pin2管脚分别通过开关k1和k2连接到节点n1；此外，节点n1还被连接到芯片内部电路603和POR生成电路604。pin1管脚还分别连接到计数器1和比较器601的-输入端，并且pin2管脚还分别连接到计数器2和比较器601的+输入端。比较器601的输出端连接到节点n2。锁存器602连接在节点n2和节点n3之间，并且从节点n6接收控制信号。反相器连接在节点n3和n4之间，以提供反相信号。此外，n3节点与开关k2的控制端连接，以控制开关k2的导通和关断；n4节点与开关k1的控制端连接，以控制开关k1的导通和关断。计数器1和计数器2的输出被连接到判断电路605，并且判断电路605的输出连接到节点n6，以输出用于控制锁存器602的信号。

参考图6，如果pin1管脚连接到了系统电源VIO，pin2管脚连接到了系统时钟CLK。假设在系统开始进行通信和控制之前时钟CLK是静止的(B状态)，在这种情况下，比较器601将控制开关k1和k2使得节点n1电压与pin1管脚的相同，从而给芯片内部电路供电。在时钟CLK跟随电源VIO信号的情形下，虽然比较器601虽然存在输出错误比较结果的可能，但是由于时钟CLK跟随电源VIO信号，因此，节点n1处的电压依然能为芯片内部电路供电。当系统开始进行通信时，系统时钟CLK将开始翻转(toggle)，使得连接到pin1管脚和pin2管脚的计数器1和计数器2开始计数。判断电路605被设计为判断计数器1和计数器2中的计数是否到达阈值。在计数器1和计数器2中任意一个都还没有达到阈值的时候，在节点n6输出信号，使得锁存器的输出n3电平等于比较器601的输出n2的电平；并且在计数器1和计数器2中的任何一个计数器的计数到达阈值时，向节点n6输出信号，以使得与计数达到阈值的计数器相连接的管脚对应的开关关断，并且使得与另一个管脚相对应的开关导通。因为在上述的情况下，连接到系统时钟CLK管脚的计数器2会首先记满，所以判断电路605输出节点n6的电压来控制锁存器602锁存一个低电平(n3＝0)，使得开关k2关断，并且开关k1导通，芯片内部电路通过节点n1连接到pin1管脚，即，系统电源VIO。同时，节点n3的电压被用于设定芯片ID值。

同样地参考图6，在pin2管脚连接到了系统电源VIO，并且pin1管脚连接到了系统时钟CLK的情况下，通过计数器的判断电路605可以使得节点n6控制锁存器602锁存一个高电平(n3＝1)，因此k2导通，并且k1被关断，内部电路通过节点n1连接到pin2管脚，即，系统电源VIO。同时，节点n3的电压被用于设定芯片ID值，此时，节点n3输出了不同于上一种情况的电压值。

尽管已经用示例性实施例描述了本公开，但是可以向本领域技术人员建议各种改变和修改。本公开旨在涵盖落入所附权利要求范围内的这种改变和修改。

本发明中的任何描述都不应被理解为暗示任何特定的元件、步骤或功能是必须包括在权利要求范围内的必要元件。专利主题的范围仅由权利要求限定。

Claims (11)

1.一种芯片ID生成装置，包括：

N个芯片管脚连接端子，其被配置为与芯片管脚连接；

芯片ID生成电路，其被配置为根据N个芯片管脚端子与芯片输入信号的不同连接方式来生成芯片ID，

其中，N是大于等于2的自然数。

2.根据权利要求1所述的芯片ID生成装置，其中，所述芯片管脚连接端子包括电源信号连接端子和时钟信号连接端子。

3.根据权利要求2所述的芯片ID生成装置，其中，所述芯片ID生成电路还被配置为将电源信号提供给芯片内部电路。

4.根据权利要求2所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括上电复位信号生成电路，所述上电复位信号生成电路被配置为提供上电复位信号。

5.根据权利要求4所述的芯片ID生成装置，其中，所述芯片ID生成电路被配置为根据电源信号、时钟信号以及上电复位信号来生成芯片ID。

6.根据权利要求5所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括第一比较器和第一锁存器，

其中，所述第一比较器被配置为对输入的电源信号和时钟信号进行比较，并且将输出信号提供给第一锁存器，以及

所述第一锁存器被配置为从比较器接收缓存器输入信号，并且根据上电复位信号进行缓存，以生成芯片ID值。

7.根据权利要求6所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括第一开关和第二开关，

其中，所述第一开关和所述第二开关根据所述第一锁存器的输出来导通和关断，以将电源信号提供给芯片内部电路。

8.根据权利要求6所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括第三开关和第四开关以及第一电阻器和第二电阻器，

其中，所述第三开关和第一电阻器串联，并且连接在芯片管脚连接端子和接地节点之间；以及所述第四开关和第二电阻器串联，并且连接在芯片管脚连接端子和接地节点之间，

所述第三开关和所述第四开关根据所述上电复位信号来导通和关断。

9.根据权利要求2所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括第二比较器、第二锁存器、第一计数器、第二计数器以及判断电路，

其中，所述第二比较器被配置为对输入的电源信号和时钟信号进行比较，并且将输出信号提供给第二锁存器，

所述第一计数器和第二计数器分别连接到所述电源信号连接端子和所述时钟信号连接端子，并且对所述电源信号和所述时钟信号的翻转进行计数，

所述判断电路判断所述第一计数器中的计数或第二计数器中的计数是否达到阈值，并且根据判断结果输出控制信号，

所述第二锁存器被配置为从比较器接收缓存器输入信号，并且根据所述判断电路输出的控制信号输出缓存器输出信号，以生成芯片ID值。

10.根据权利要求9所述的芯片ID生成装置，其中，所述芯片ID生成电路还包括第一开关和第二开关，

其中，所述第一开关和所述第二开关根据所述第二锁存器的输出来导通和关断，以将电源信号提供给芯片内部电路。

11.一种用于生成芯片ID的方法，包括：

通过N个芯片管脚连接端子与芯片管脚连接来接收不同的芯片输入信号，

根据N个芯片管脚端子与芯片输入信号的不同连接方式来生成芯片ID，

其中，N是大于等于2的自然数。

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