CN114203873A - 微型发光二极管芯片及其制备方法 - Google Patents
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Abstract
本公开提供了一种微型发光二极管芯片及其制备方法。该微型发光二极管芯片包括：外延结构、钝化层、第一电极和第二电极；外延结构包括第一半导体层、多量子阱层、第二半导体层和透明导电层，外延结构的侧壁设有环形凹槽，环形凹槽位于第一半导体层的侧壁、多量子阱层的侧壁和第二半导体层的侧壁；钝化层位于透明导电层远离多量子阱层的一面，且延伸至第一半导体层的侧壁、多量子阱层的侧壁和第二半导体层的侧壁，并覆盖环形凹槽；第一电极位于第一半导体层远离透明导电层的表面，钝化层具有通孔，第二电极位于通孔内，且位于透明导电层的表面。本公开能有效改善微型发光二极管芯片上边缘区域的缺陷较多的问题，提高发光效率。
Description
技术领域
本公开涉及光电子制造技术领域，特别涉及一种微型发光二极管芯片及其制备方法。
背景技术
微型发光二极管(Micro Light Emitting Diode，Micro LED)是指边长在10μm至100μm的发光二极管，微型发光二极管的体积小，可以更密集的设置排列而大幅度提高分辨率，并且具有自发光特性，具有高亮度、高对比度、高反应性及省电的特点。
相关技术中，微型发光二极管芯片通常包括外延结构、第一电极、第二电极，外延结构包括依次层叠的第一半导体层、多量子阱层和第二半导体层。其中，第一电极和第二电极分别设置在外延结构的两侧。
由于微型发光二极管芯片尺寸较小，微型发光二极管芯片的边缘区域的占比会很大，而通常微型发光二极管芯片上边缘区域的缺陷较多，存在较多的悬挂键，因此降低发光效率。
发明内容
本公开实施例提供了一种微型发光二极管芯片及其制备方法，能有效改善微型发光二极管芯片上边缘区域的缺陷较多的问题，降低了边缘区域的表面态，提高发光效率。所述技术方案如下：
本公开实施例提供了一种微型发光二极管芯片，所述微型发光二极管芯片包括：外延结构、钝化层、第一电极和第二电极；所述外延结构包括依次层叠的第一半导体层、多量子阱层、第二半导体层和透明导电层，所述外延结构的侧壁设有周向环绕所述外延结构的环形凹槽，所述环形凹槽的截面为弧形，所述环形凹槽位于所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁上；所述钝化层位于所述透明导电层远离所述多量子阱层的一面，且延伸至所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁，并覆盖所述环形凹槽；所述第一电极位于所述第一半导体层远离所述透明导电层的表面，所述钝化层具有通孔，所述通孔露出所述透明导电层，所述第二电极位于所述通孔内，且位于所述透明导电层的表面。
在本公开实施例的一种实现方式中，所述环形凹槽关于所述多量子阱层的对称面对称，所述多量子阱层的对称面为位于所述多量子阱层靠近所述第一半导体层的表面和靠近所述第二半导体层的表面之间的平面，所述多量子阱层关于所述对称面对称。
在本公开实施例的另一种实现方式中，所述环形凹槽的截面对应的圆弧的圆心角为140°至160°。
在本公开实施例的另一种实现方式中，所述钝化层包括依次层叠于所述透明导电层上的第一多晶硅层、第二多晶硅层和第三多晶硅层，所述第二多晶硅层的致密度和所述第三多晶硅层的致密度均小于所述第一多晶硅层的致密度，所述第三多晶硅层掺杂有氧。
在本公开实施例的另一种实现方式中，所述第一多晶硅层的厚度为20埃至80埃，所述第二多晶硅层的厚度为150埃至250埃，所述第三多晶硅层的厚度为300埃至700埃。
在本公开实施例的另一种实现方式中，所述第一电极包括多个第一电极块，多个所述第一电极块沿所述第一半导体层的边缘间隔排布。
在本公开实施例的另一种实现方式中，所述第一电极还包括多个第二电极块，多个所述第二电极块位于所述第一半导体层的中部，且多个所述第二电极块相互间隔，所述第二电极块的数量少于所述第一电极块的数量。
本公开实施例提供了一种微型发光二极管芯片的制备方法，所述制备方法包括：提供一衬底；在所述衬底上生长外延结构，所述外延结构包括依次层叠的第一半导体层、多量子阱层、第二半导体层和透明导电层；在所述外延结构的侧壁形成周向环绕所述外延结构的环形凹槽，所述环形凹槽的轴向截面为弧形，所述环形凹槽位于所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁上；形成钝化层，所述钝化层延伸至所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁，且覆盖所述环形凹槽，所述钝化层上设有露出所述透明导电层的通孔；通过所述通孔在所述透明导电层的表面形成第二电极；在所述第一半导体层远离所述透明导电层的表面形成第一电极。
在本公开实施例的另一种实现方式中，所述在所述外延结构的侧壁形成周向环绕所述外延结构的环形凹槽，包括：对所述外延结构的侧壁依次进行第一次物理轰击、第二次物理轰击和化学刻蚀，在所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁形成所述环形凹槽，所述第一次物理轰击的刻蚀速度高于所述第二次物理轰击的刻蚀速度，所述第二次物理轰击的刻蚀速度高于所述化学刻蚀的刻蚀速度，所述第二次物理轰击的刻蚀槽深和所述化学刻蚀的刻蚀槽深均小于所述第一次物理轰击的刻蚀槽深。
在本公开实施例的另一种实现方式中，所述形成钝化层包括：在所述透明导电层、所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁上依次沉积形成第一多晶硅层、第二多晶硅层和第三多晶硅层，所述第一多晶硅层的致密度和所述第三多晶硅层的致密度均小于所述第二多晶硅层的致密度，所述第三多晶硅层含有氧；采用加压氧化的方式氧化所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层，形成所述钝化层。
本公开实施例提供的技术方案带来的有益效果至少包括：
本公开实施例提供微型发光二极管芯片包括外延结构、钝化层、第一电极和第二电极，其中，第一电极设置在第一半导体层的表面，第二电极则通过位于钝化层上的通孔与透明导电层连接，以与第二半导体层连接。在外延结构上还设有环形凹槽，环形凹槽的轴向截面为弧形，且环形凹槽位于第一半导体层的侧壁、多量子阱层的侧壁和第二半导体层的侧壁。这样通过周向环绕在外延结构侧壁的环形凹槽，能有效减少外延结构的边缘区域的缺陷，降低外延结构的边缘区域的悬挂键，降低多量子阱层的边缘区域的损伤面积，从而提升微型发光二极管芯片的发光效率。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种微型发光二极管芯片的结构示意图；
图2是图1提供的一种局部放大图；
图3是本公开实施例提供的一种钝化层的层级示意图；
图4是本公开实施例提供的一种微型发光二极管芯片的仰视图；
图5是本公开实施例提供的一种微型发光二极管芯片的俯视图；
图6是本公开实施例提供的一种微型发光二极管芯片的制备方法的流程图；
图7是本公开实施例提供的一种微型发光二极管芯片的制备过程示意图；
图8是本公开实施例提供的形成环形凹槽过程中的三个刻蚀阶段的曲线图；
图9是本公开实施例提供的一种微型发光二极管芯片的制备过程示意图。
图中各标记说明如下：
1、外延结构；10、环形凹槽；11、第一半导体层；12、多量子阱层；13、第二半导体层；14、透明导电层；15、钝化层；150、通孔；151、第一多晶硅层；152、第二多晶硅层；153、第三多晶硅层；
20、第一电极；21、第一电极块；22、第二电极块；
30、第二电极；
41、蓝宝石衬底；42、双抛蓝宝石衬底。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”、“顶”、“底”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
图1是本公开实施例提供的一种微型发光二极管芯片的结构示意图。如图1所示，该微型发光二极管芯片包括：外延结构1、钝化层15、第一电极20和第二电极30。
如图1所示，外延结构1包括依次层叠的第一半导体层11、多量子阱层12、第二半导体层13和透明导电层14，外延结构1的侧壁设有周向环绕外延结构1的环形凹槽10，环形凹槽10的截面为弧形，环形凹槽10位于第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁上；
如图1所示，钝化层15位于透明导电层14远离多量子阱层12的一面，钝化层15延伸至第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁，钝化层15覆盖环形凹槽10。
如图1所示，第一电极20位于第一半导体层11远离透明导电层14的表面，钝化层15具有通孔150，通孔150露出透明导电层14，第二电极30位于通孔150内，且位于透明导电层14的表面。
本公开实施例提供微型发光二极管芯片包括外延结构1、钝化层15、第一电极20和第二电极30，其中，第一电极20设置在第一半导体层11的表面，第二电极30则通过位于钝化层15上的通孔150与透明导电层14连接，以与第二半导体层13连接。在外延结构1上还设有环形凹槽10，环形凹槽10的轴向截面为弧形，且环形凹槽10位于第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁。这样通过周向环绕在外延结构1侧壁的环形凹槽10，能有效减少外延结构1的边缘区域的缺陷，降低外延结构1的边缘区域的悬挂键，降低多量子阱层12的边缘区域的损伤面积，从而提升微型发光二极管芯片的发光效率。
本公开实施例中，第一半导体层11和第二半导体层13中的一个为p型层，第一半导体层11和第二半导体层13中的另一个为n型层。
作为一种示例，第一半导体层11为n型层，第一电极20为n型电极。第二半导体层13为p型层，第二电极30为p型电极。
图2是图1提供的一种局部放大图。如图2所示，环形凹槽10关于多量子阱层12的对称面对称，多量子阱层12的对称面为位于多量子阱层12靠近第一半导体层11的表面和靠近第二半导体层13的表面之间的平面，多量子阱层12关于对称面对称。
本公开实施例中，在垂直于第一半导体层11的方向上，环形凹槽10的宽度要大于多量子阱层12的厚度，且环形凹槽10关于多量子阱层12的对称面对称，这样环形凹槽10就存在一部分位于第一半导体层11，且环形凹槽10还存在另一部分位于第二半导体层13。通过将环形凹槽10以多量子阱层12为对称层，对称设置在两个半导体层上，使环形凹槽10能完全包覆多量子阱层12的侧壁，以及多量子阱层12与两个半导体层相邻的区域，从而最大程度地通过环形凹槽10来减少外延结构1的边缘区域的缺陷，降低多量子阱层12的边缘区域的损伤面积，从而提升微型发光二极管芯片的发光效率。
可选地，如图2所示，环形凹槽10的截面对应的圆弧的圆心角α为140°至160°。
通过将环形凹槽10的截面对应的圆弧的圆心角α限定为140°至160°，保证环形凹槽10有足够的延展尺寸，也即，使环形凹槽10的深度足够，以充分减少外延结构1的边缘区域的缺陷，减少外延结构1的边缘区域的悬挂键，保证发光效率。
示例性地，环形凹槽10的截面对应的圆弧的圆心角α可以为150°。
图3是本公开实施例提供的一种钝化层15的层级示意图。如图3所示，钝化层15包括依次层叠于透明导电层14上的第一多晶硅层151、第二多晶硅层152和第三多晶硅层153。
其中，第二多晶硅层152的致密度和第三多晶硅层153的致密度均小于第一多晶硅层151的致密度，第三多晶硅层153掺杂有氧。
本公开实施例中，致密度是指多晶硅层中晶体的致密程度，可以通过沉积速率表示多晶硅的致密程度，沉积速率越大，多晶硅层中晶体就分布越稀疏，反之，多晶硅层中的晶体就分布越密集。
示例性地，第一多晶硅层151的沉积速率为0.1埃/秒，第二多晶硅层152的沉积速率为0.3埃/秒，第三多晶硅层153的沉积速率为0.5埃/秒。其中，第三多晶硅层153中还含有氧，且第三多晶硅层153中硅氧含量比可以是1:2.2。
上述实现方式中，钝化层15采用先沉积三种不同的多晶硅层，并在氧化过程中采用加压氧化的方式进行。这样形成的钝化层15，相较于相关技术中的直接沉积的方式，能显著降低表面态的数量，进一步提高发光效果。
示例性地，第一多晶硅层151的厚度为20埃至80埃。例如，第一多晶硅层151的厚度为50埃。
示例性地，第二多晶硅层152的厚度为150埃至250埃。例如，第二多晶硅层152的厚度为200埃。
示例性地，第三多晶硅层153的厚度为300埃至700埃。例如，第三多晶硅层153的厚度为500埃。
图4是本公开实施例提供的一种微型发光二极管芯片的仰视图。如图4所示，第一电极20包括多个第一电极块21，多个第一电极块21沿第一半导体层11的边缘间隔排布。
这样将第一电极20设计成多个分散的第一电极块21，就可以仅通过制作少量的第一电极块21就实现第一电极20导电的目的。同时由于第一电极块21是间隔分布在第一半导体层11的边缘的，因而还能最大限度地避免第一电极20对光线的遮挡，从而保证微型发光二极管芯片的出光效果。
其中，边缘是指第一半导体层11的四周边沿区域。例如，若第一半导体层11呈矩形，则第一半导体层11的边缘为从第一半导体层11的四条侧边向内延伸设定距离的矩形框状区域。
如图4所示，第一电极20还包括多个第二电极块22，多个第二电极块22位于第一半导体层11的中部，且多个第二电极块22间隔分布，第二电极块22的数量少于第一电极块21的数量。
这样将第一电极20设计成多个分散的第一电极块21，同时还在第一电极块21围成的区域内设置少量的第二电极块22，以在不影响出光效果的同时，最大程度地增大第一电极20的整体面积，从而可以仅通过制作少量的第一电极块21、第二电极块22实现第一电极20导电的目的，且最大限度地减少了第一电极20对光线的遮挡。
示例性地，如图4所示，第一半导体层11呈矩形状，第一电极块21沿着第一半导体层11的矩形框状的边缘间隔排布，以使多个第一电极块21排列呈矩形状。在多个第一电极块21围成的区域内还设有五个第二电极块22，其中四个第二电极块22也是阵列分布，且间隔排列呈矩形状，剩余的一个第二电极块22则布置在四个第二电极块22围成的区域的中部。
其中，相邻的两个第二电极块22的布置间距比相邻的两个第一电极块21的布置间距大。也即是，第二电极块22的布置间距要比第一电极块21的布置间距稀疏，从而避免设置过多的第二电极块22而遮挡光线，影响出光效果。
本公开实施例中，第一电极块21和第二电极块22均可以呈圆柱状。
可选地，第一电极20包括依次层叠于第一半导体层11上的铬层、锡铟合金层和铟层。在铬层和铟层之间设置锡铟合金层，由于锡铟合金层中含有铟金属，所以锡铟合金层与铟层能较好地连接在一起，以提高三层层叠的金属层的保形效果。
其中，第一电极20中的铬层的厚度可以是100埃至300埃，锡铟合金层的厚度可以是8000埃至12000埃，铟层的厚度可以是8000埃至12000埃。
作为示例，本公开实施例中，铬层的厚度为200埃，锡铟合金层的厚度为10000埃，铟层的厚度为10000埃。
图5是本公开实施例提供的一种微型发光二极管芯片的俯视图。如图5所示，第二电极30呈块状，第二电极30与透明导电层14的中部相对。这样就使得电流会侧重于在微型发光二极管芯片的中心区域流动，且使微型发光二极管芯片的边缘区域的电流密度较低，可以有效减少微型发光二极管芯片的边缘区域的发光强度。
其中，第一电极在透明导电层14上的正投影位于透明导电层14的边缘，第二电极30位于透明导电层14的中部。这样设置在边缘位置的第一电极块21即使遮挡了部分光线，由于被遮挡的这部分光线的发光强度较低，因此，不会影响微型发光二极管芯片的整体发光效果。
示例性地，如图5所示，第一电极20呈矩形。矩形状的第一电极20能较为全面地铺满微型发光二极管芯片的中心区域，以保证微型发光二极管芯片的边缘区域的发光强度。
需要说明的是，在其他一些实现方式中，第一电极20还可以呈圆形、多边形等多种形状，本公开实施例不做限制。
可选地，第二电极包括依次层叠于透明导电层14的表面的铬层、钛层、金层和铟层。
其中，第二电极30中的铬层的厚度可以是100埃至300埃，钛层的厚度可以是100埃至300埃，金层的厚度可以是2000埃至4000埃，铟层的厚度可以是4000埃至6000埃。
作为示例，本公开实施例中，第二电极30中的铬层的厚度为200埃，钛层的厚度为200埃，金层的厚度为3000埃，铟层的厚度为5000埃。
可选地，透明导电层14为氧化铟锡(Indium Tin Oxide，简称ITO)膜层。氧化铟锡膜层具有良好的透射率和低电阻率，采用氧化铟锡膜层作为透明导电层14能使得更多的光线从透明导电层14透射出，因而保证出效果；同时，由于电阻率低，因此，还便于载流子传导，提高注入效率。
示例性地，透明导电层14的厚度为800埃至1200埃。
透明导电层14的厚度会影响透明导电层14的透光效果和电阻值，若厚度设置过低或过高，则会导致透明导电层14的透光效果差，不利于载流子的注入。而在这一厚度范围中，能形成透光效果高且电阻值低的透明导电层14，有利于改善发光二极管的发光效果。
作为示例，本公开实施例中，透明导电层14的厚度为1000埃。
可选地，第一半导体层11为掺硅的n型GaN层。n型GaN层的厚度可为0.5μm至3μm。
可选地，多量子阱层12包括交替生长的InGaN量子阱层和GaN量子垒层。其中，多量子阱层12可以包括交替层叠的3至8个周期的InGaN量子阱层和GaN量子垒层。
作为示例，本公开实施例中，多量子阱层12包括交替层叠的5个周期的InGaN量子阱层和GaN量子垒层。
可选地，多量子阱层12的厚度可以为150nm至200nm。
可选地，第二半导体层13为掺镁的p型GaN层。p型GaN层的厚度可为0.5μm至3μm。
图6是本公开实施例提供的一种微型发光二极管芯片的制备方法的流程图。如图6所示，该制备方法包括：
步骤S11：提供一衬底。
步骤S12：在所述衬底上生长外延结构1。
如图1所示，外延结构1包括依次层叠的第一半导体层11、多量子阱层12、第二半导体层13和透明导电层14。
步骤S13：在外延结构1的侧壁形成周向环绕外延结构1的环形凹槽10。
其中，环形凹槽10的轴向截面为弧形，环形凹槽10位于第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁上。
步骤S14：形成钝化层。
其中，钝化层15延伸至第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁，钝化层15覆盖环形凹槽10，钝化层15上设有露出透明导电层14的通孔150。
步骤S15：通过通孔150在透明导电层14的表面形成第二电极30。
步骤S16：在第一半导体层11远离透明导电层14的表面形成第一电极20。
本公开实施例提供微型发光二极管芯片包括外延结构1、钝化层15、第一电极20和第二电极30，其中，第一电极20设置在第一半导体层11的表面，第二电极30则通过位于钝化层15上的通孔150与透明导电层14连接，以与第二半导体层13连接。在外延结构1上还设有环形凹槽10，环形凹槽10的轴向截面为弧形，且环形凹槽10位于第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁。这样通过周向环绕在外延结构1侧壁的环形凹槽10，能有效减少外延结构1的边缘区域的缺陷，降低外延结构1的边缘区域的悬挂键，降低多量子阱层12的边缘区域的损伤面积，从而提升微型发光二极管芯片的发光效率。
在步骤S11中，衬底为蓝宝石衬底41、硅衬底或碳化硅衬底。衬底可以为平片衬底，也可以为图形化衬底。
作为示例，本公开实施例中，衬底为蓝宝石衬底41。蓝宝石衬底41为一种常用衬底，技术成熟，成本低。具体可以为图形化蓝宝石衬底41或蓝宝石平片衬底。
其中，可以对蓝宝石衬底41进行预处理，将蓝宝石衬底41置于MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)反应腔中，对蓝宝石衬底41进行烘烤处理12分钟至18分钟。作为示例，本公开实施例中，对蓝宝石衬底41进行烘烤处理15分钟。
具体地，烘烤温度可以为1000℃至1200℃，烘烤时MOCVD反应腔内的压力可以为100mbar至200mbar。
如图7所示，步骤S12中生长第一半导体层11可以包括：通过MOCVD技术在蓝宝石衬底41上形成第一半导体层11。
其中，第一半导体层11为n型GaN层。n型GaN层的生长温度可为1000℃至1100℃，n型GaN层的生长压力可为100torr至300torr。
可选地，n型GaN层的厚度为0.5μm至3μm。例如，n型GaN层的厚度可以为1μm。
如图7所示，步骤S12中生长多量子阱层12可以包括：在n型GaN层上形成多量子阱层12。
其中，多量子阱层12包括交替生长的InGaN量子阱层和GaN量子垒层。其中，多量子阱层12可以包括交替层叠的3至8个周期的InGaN量子阱层和GaN量子垒层。
作为示例，本公开实施例中，多量子阱层12包括交替层叠的5个周期的InGaN量子阱层和GaN量子垒层。
可选地，多量子阱层12的厚度可以为150nm至200nm。
生长多量子阱层12时，MOCVD反应室压力控制在200torr。生长InGaN量子阱层时，反应室温度为760℃至780℃。生长GaN量子垒层时，反应室温度为860℃至890℃。该种工艺条件生长出的多量子阱层12的质量较好。
如图7所示，步骤S12中生长第二半导体层13可以包括：在多量子阱层12上形成p型GaN层。
可选地，p型GaN层的厚度为0.5μm至3μm。例如，p型GaN层的厚度为1μm。
生长p型GaN层时，p型GaN层的生长压力可为200Torr至600Torr，p型GaN层的生长温度可为800℃至1000℃。
在步骤S12中，加工透明导电层14可以包括在第二半导体层13的表面加工氧化铟锡膜层。
示例性地，透明导电层14的厚度为800埃至1200埃。
透明导电层14的厚度会影响透明导电层14的透光效果和电阻值，若厚度设置过低或过高，则会导致透明导电层14的透光效果差，不利于载流子的注入。而在这一厚度范围中，能形成透光效果高且电阻值低的透明导电层14，有利于改善发光二极管的发光效果。
作为示例，本公开实施例中，透明导电层14的厚度为1000埃。
在步骤S13中，在外延结构1的侧壁形成周向环绕外延结构1的环形凹槽10可以包括：对外延结构1的侧壁依次进行第一次物理轰击、第二次物理轰击和化学刻蚀，在第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁形成环形凹槽10。
图8是本公开实施例提供的形成环形凹槽10过程中的三个刻蚀阶段的曲线图。如图8所示，第一次物理轰击A的刻蚀速度高于第二次物理轰击B的刻蚀速度，第二次物理轰击B的刻蚀速度高于化学刻蚀C的刻蚀速度，第二次物理轰击B的刻蚀槽深和化学刻蚀C的刻蚀槽深均小于第一次物理轰击A的刻蚀槽深。
示例性地，第一次物理轰击的刻蚀速度为5埃/秒，第二次物理轰击的刻蚀速度为1埃/秒，化学刻蚀的刻蚀速度为0.5埃/秒。
示例性地，第一次物理轰击的刻蚀槽深为1.0μm，第二次物理轰击的刻蚀槽深为0.1μm，化学刻蚀的刻蚀槽深为0.05μm。
本公开实施例中，在刻蚀时先进行第一次物理轰击，使用以物理轰击为主且刻蚀速度较快的模式，在第一次物理轰击的阶段，采用的刻蚀气体为氩气、氯气和三氯化硼，其中，氩气在刻蚀气体中的占比最大；第二次物理轰击的刻蚀速度较第一次物理轰击慢；在化学刻蚀的阶段，采用化学反应且速度最慢的模式，在化学刻蚀的阶段，采用的刻蚀气体为氯气、氩气和三氯化硼，其中，氯气在刻蚀气体中的占比最大，并且，可以通过控制刻蚀时间来实现环形凹槽10的截面对应的圆弧的圆心角的控制。
其中，通过控制各阶段的刻蚀速度逐渐减小，能减少损伤，提高微型发光二极管芯片的质量。
步骤S14中，形成钝化层15可以包括以下两步。
第一步，在透明导电层14、第一半导体层11的侧壁、多量子阱层12的侧壁和第二半导体层13的侧壁上依次沉积形成第一多晶硅层151、第二多晶硅层152和第三多晶硅层153。
其中，第一多晶硅层151的致密度和第三多晶硅层153的致密度均小于第二多晶硅层152的致密度，第三多晶硅层153含有氧。
本公开实施例中，致密度是指多晶硅层中晶体的致密程度，可以通过沉积速率表示多晶硅的致密程度，沉积速率越大，多晶硅层中晶体就分布越稀疏，反之，多晶硅层中的晶体就分布越密集。
示例性地，第一多晶硅层151的沉积速率为0.1埃/秒，第二多晶硅层152的沉积速率为0.3埃/秒，第三多晶硅层153的沉积速率为0.5埃/秒。其中，第三多晶硅层153中还含有氧，且第三多晶硅层153中硅氧含量比可以是1:2.2。
示例性地，第一多晶硅层151的厚度为20埃至80埃。例如，第一多晶硅层151的厚度为50埃。
示例性地，第二多晶硅层152的厚度为150埃至250埃。例如，第二多晶硅层152的厚度为200埃。
示例性地，第三多晶硅层153的厚度为300埃至700埃。例如，第三多晶硅层153的厚度为500埃。通过在第三多晶硅层153中掺杂氧，能提高第三多晶硅层153的致密度，防止第三多晶硅层153中的晶体过于稀疏。
第二步，采用加压氧化的方式氧化第一多晶硅层151、第二多晶硅层152和第三多晶硅层153，形成钝化层15。
在第二步中，通过加压氧化能将氧气充分扩散到多晶硅内，实现充分氧化。
其中，形成的钝化层15具有露出透明导电层14的通孔150。
如图7所示，步骤S15可以包括：通过通孔150在透明导电层14的表面形成第二电极30。
其中，第二电极30包括依次层叠于透明导电层14的表面的铬层、钛层、金层和铟层。
其中，第二电极30中的铬层的厚度可以是100埃至300埃，钛层的厚度可以是100埃至300埃，金层的厚度可以是2000埃至4000埃，铟层的厚度可以是4000埃至6000埃。
作为示例，本公开实施例中，第二电极30中的铬层的厚度为200埃，钛层的厚度为200埃，金层的厚度为3000埃，铟层的厚度为5000埃。
如图9所示，步骤S15之后还可以包括：将制备的外延结构1键合到双抛蓝宝石衬底42上，使钝化层15和第二电极30朝向双抛蓝宝石衬底42。
其中，键合材料可以为光刻胶、SOG(Silicon On Glass，硅-玻璃键合结构)和硅胶。
在步骤S16之前可以包括：激光剥离去除位于第一半导体层11下方的蓝宝石衬底41。
其中，激光波长266纳米，剥离后需用酸漂洗掉Ga金属。
如图9所示，步骤S16可以包括：在第一半导体层11的表面蒸镀第一电极20。第一电极20包括依次层叠于第一半导体层11上的铬层、锡铟合金层和铟层
其中，第一电极20中的铬层的厚度可以是100埃至300埃，锡铟合金层的厚度可以是8000埃至12000埃，铟层的厚度可以是8000埃至12000埃。
作为示例，本公开实施例中，铬层的厚度为200埃，锡铟合金层的厚度为10000埃，铟层的厚度为10000埃。
步骤S16之后可以制作钝化结构，并去除双抛蓝宝石衬底42，以完成微型发光二极管芯片的制备。
以上，并非对本公开作任何形式上的限制，虽然本公开已通过实施例揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。
Claims (10)
1.一种微型发光二极管芯片，其特征在于，所述微型发光二极管芯片包括：外延结构(1)、钝化层(15)、第一电极(20)和第二电极(30)；
所述外延结构(1)包括依次层叠的第一半导体层(11)、多量子阱层(12)、第二半导体层(13)和透明导电层(14)，所述外延结构(1)的侧壁设有周向环绕所述外延结构(1)的环形凹槽(10)，所述环形凹槽(10)的截面为弧形，所述环形凹槽(10)位于所述第一半导体层(11)的侧壁、所述多量子阱层(12)的侧壁和所述第二半导体层(13)的侧壁上；
所述钝化层(15)位于所述透明导电层(14)远离所述多量子阱层(12)的一面，且延伸至所述第一半导体层(11)的侧壁、所述多量子阱层(12)的侧壁和所述第二半导体层(13)的侧壁，并覆盖所述环形凹槽(10)；
所述第一电极(20)位于所述第一半导体层(11)远离所述透明导电层(14)的表面，所述钝化层(15)具有通孔(150)，所述通孔(150)露出所述透明导电层(14)，所述第二电极(30)位于所述通孔(150)内，且位于所述透明导电层(14)的表面。
2.根据权利要求1所述的微型发光二极管芯片，其特征在于，所述环形凹槽(10)关于所述多量子阱层(12)的对称面对称，所述多量子阱层(12)的对称面为位于所述多量子阱层(12)靠近所述第一半导体层(11)的表面和靠近所述第二半导体层(13)的表面之间的平面，所述多量子阱层(12)关于所述对称面对称。
3.根据权利要求1所述的微型发光二极管芯片，其特征在于，所述环形凹槽(10)的截面对应的圆弧的圆心角(α)为140°至160°。
4.根据权利要求1至3任一项所述的微型发光二极管芯片，其特征在于，所述钝化层(15)包括依次层叠于所述透明导电层(14)上的第一多晶硅层(151)、第二多晶硅层(152)和第三多晶硅层(153)，所述第二多晶硅层(152)的致密度和所述第三多晶硅层(153)的致密度均小于所述第一多晶硅层(151)的致密度，所述第三多晶硅层(153)掺杂有氧。
5.根据权利要求4所述的微型发光二极管芯片，其特征在于，所述第一多晶硅层(151)的厚度为20埃至80埃，所述第二多晶硅层(152)的厚度为150埃至250埃，所述第三多晶硅层(153)的厚度为300埃至700埃。
6.根据权利要求1至3任一项所述的微型发光二极管芯片，其特征在于，所述第一电极(20)包括多个第一电极块(21)，多个所述第一电极块(21)沿所述第一半导体层(11)的边缘间隔排布。
7.根据权利要求6所述的微型发光二极管芯片，其特征在于，所述第一电极(20)还包括多个第二电极块(22)，多个所述第二电极块(22)位于所述第一半导体层(11)的中部，且多个所述第二电极块(22)相互间隔，所述第二电极块(22)的数量少于所述第一电极块(21)的数量。
8.一种微型发光二极管芯片的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底上生长外延结构，所述外延结构包括依次层叠的第一半导体层、多量子阱层、第二半导体层和透明导电层；
在所述外延结构的侧壁形成周向环绕所述外延结构的环形凹槽，所述环形凹槽的轴向截面为弧形，所述环形凹槽位于所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁上；
形成钝化层，所述钝化层延伸至所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁，且覆盖所述环形凹槽，所述钝化层上设有露出所述透明导电层的通孔；
通过所述通孔在所述透明导电层的表面形成第二电极；
在所述第一半导体层远离所述透明导电层的表面形成第一电极。
9.根据权利要求8所述的制备方法，其特征在于，所述在所述外延结构的侧壁形成周向环绕所述外延结构的环形凹槽，包括：
对所述外延结构的侧壁依次进行第一次物理轰击、第二次物理轰击和化学刻蚀，在所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁形成所述环形凹槽，
所述第一次物理轰击的刻蚀速度高于所述第二次物理轰击的刻蚀速度，所述第二次物理轰击的刻蚀速度高于所述化学刻蚀的刻蚀速度，所述第二次物理轰击的刻蚀槽深和所述化学刻蚀的刻蚀槽深均小于所述第一次物理轰击的刻蚀槽深。
10.根据权利要求8所述的制备方法，其特征在于，所述形成钝化层包括：
在所述透明导电层、所述第一半导体层的侧壁、所述多量子阱层的侧壁和所述第二半导体层的侧壁上依次沉积形成第一多晶硅层、第二多晶硅层和第三多晶硅层，所述第一多晶硅层的致密度和所述第三多晶硅层的致密度均小于所述第二多晶硅层的致密度，所述第三多晶硅层含有氧；
采用加压氧化的方式氧化所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层，形成所述钝化层。
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