CN114200487A - 抗干扰上下变频系统 - Google Patents

Abstract

本申请适用于北斗三代抗干扰导航系统技术领域，提供了抗干扰上下变频系统，该抗干扰上下变频系统包括：B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道、B1导航接收通道、本振单元和控制单元；控制单元用于控制B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道和B1导航接收通道的开启和关闭；本振单元用于为B2b抗干扰射频通道、B3抗干扰射频通道和S抗干扰射频通道提供本振信号。本申请更能适应复杂的电磁环境，提高卫星导航的可靠性。

Description

抗干扰上下变频系统

技术领域

本申请属于北斗三代抗干扰导航系统技术领域，尤其涉及抗干扰上下变频系统。

背景技术

北斗卫星导航系统(以下简称北斗系统)是我国根据经济社会发展需要和国家安全，独立建设、自主运行的卫星导航系统，是为全球用户提供全天候、全天时、高精度的定位、导航和授时服务的国家重要空间基础设施。卫星导航系统在如今社会上的应用地位不断增大，相关产品已广泛应用于海洋渔业、交通运输、水文监测、森林防火、测绘地理信息、电力调度、通信时统、救灾减灾、应急搜救等领域，在农业和气象等方面的作用更加突出。北斗系统已逐步渗透到人类社会生产和人们生活的方方面面，为社会发展和全球经济注入新的活力。由于卫星信号需穿过高空来进行传输，所以当信号到达卫星接收机时极其微弱，常会受到不同程度的因素干扰，影响卫星导航的可靠性。

发明内容

为克服相关技术中存在的信号到达卫星接收机时极其微弱，常会受到不同程度的因素干扰，影响卫星导航的可靠性的技术问题，本申请实施例提供了抗干扰上下变频系统。

本申请是通过如下技术方案实现的：

第一方面，本申请实施例提供了一种抗干扰上下变频系统，包括：B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道、B1导航接收通道、本振单元和控制单元；控制单元用于控制B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道和B1导航接收通道的开启和关闭；本振单元用于为B2b抗干扰射频通道、B3抗干扰射频通道和S抗干扰射频通道提供本振信号；B2b抗干扰射频通道用于滤除输入信号中的第一干扰信号，以及基于本振信号对滤除第一干扰信号后的输入信号进行处理得到B2b频点中频信号；B3抗干扰射频通道用于滤除输入信号中的第二干扰信号，以及基于本振信号对滤除第二干扰信号后的输入信号进行处理得到B3频点中频信号；S抗干扰射频通道用于滤除输入信号中的第三干扰信号，以及基于本振信号对滤除第三干扰信号后的输入信号进行处理得到S频点中频信号；B1导航接收通道用于滤除输入信号中的第四干扰信号，对滤除第四干扰信号后的输入信号进行处理得到输出信号。B2b抗干扰射频通道包含多个B2b频点分支，B3抗干扰射频通道包含多个B3频点分支，S抗干扰射频通道包含多个S频点分支，其中，多个B2b频点分支互不相邻，多个B3频点分支互不相邻，多个S频点分支互不相邻。

结合第一方面，在一些可能的实现方式中，B2b抗干扰射频通道包括：B2b预选滤波器，用于对输入信号进行选带，滤除第一干扰信号，得到第一预选信号；B2b低噪放单元，用于对第一预选信号进行放大滤波输出，得到第一预输出信号；B2b下变频单元，用于对第一预输出信号进行混频放大滤波输出，输入第一数字处理单元；第一数字处理单元，用于对输入第一数字处理单元的信号进行数字处理，得到第一数字处理信号；B2b上变频单元，用于对第一数字处理信号进行上变频，得到B2b频点中频信号；B2b频点分支包含一个B2b预选滤波器、一个B2b低噪放单元和一个B2b下变频单元。

结合第一方面，在一些可能的实现方式中，B2b预选滤波器、B2b低噪放单元和B2b下变频单元的数量均为多个；其中，多个B2b预选滤波器、多个B2b低噪放单元和多个B2b下变频单元构成多组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元，毎组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元包括一个B2b预选滤波器、一个B2b低噪放单元和一个B2b下变频单元；每个B2b预选滤波器的输入端与天线阵元连接，每个B2b下变频单元的输出端与第一数字处理单元的输入端连接。

结合第一方面，在一些可能的实现方式中，B3抗干扰射频通道包括：B3预选滤波器，用于对输入信号进行选带，滤除第二干扰信号，得到第二预选信号；B3低噪放单元，用于对第二预选信号进行放大滤波输出，得到第二预输出信号；B3下变频单元，用于对第二预输出信号进行混频放大滤波输出，输入第二数字处理单元；第二数字处理单元，用于对输入第二数字处理单元的信号进行数字处理，得到第二数字处理信号；B3上变频单元，用于对第二数字处理信号进行上变频，得到B3频点中频信号；B3频点分支包含一个B3预选滤波器、一个B3低噪放单元和一个B3下变频单元。

结合第一方面，在一些可能的实现方式中，B3预选滤波器、B3低噪放单元和B3下变频单元的数量均为多个；其中，多个B3预选滤波器、多个B3低噪放单元和多个B3下变频单元构成多组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元，毎组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元包括一个B3预选滤波器、一个B3低噪放单元和一个B3下变频单元；每个B3预选滤波器的输入端与天线阵元连接，每个B3下变频单元的输出端与第二数字处理单元的输入端连接。

结合第一方面，在一些可能的实现方式中，S抗干扰射频通道包括：S预选滤波器，用于对输入信号进行选带，滤除第三干扰信号，得到第三预选信号；S低噪放单元，用于对第三预选信号进行放大滤波输出，得到第三预输出信号；S下变频单元，用于对第三预输出信号进行混频放大滤波输出，输入第三数字处理单元；第三数字处理单元，用于对输入第三数字处理单元的信号进行数字处理，得到第三数字处理信号；S上变频单元，用于对第三数字处理信号进行上变频，得到S频点中频信号；S频点分支包含一个S预选滤波器、一个S低噪放单元和一个S下变频单元。

结合第一方面，在一些可能的实现方式中，S预选滤波器、S低噪放单元和S下变频单元的数量均为多个；其中，多个S预选滤波器、多个S低噪放单元和多个S下变频单元构成多组依次连接的S预选滤波器、S低噪放单元和S下变频单元，毎组依次连接的S预选滤波器、S低噪放单元和S下变频单元包括一个S预选滤波器、一个S低噪放单元和一个S下变频单元；每个S预选滤波器的输入端与天线阵元连接，每个S下变频单元的输出端与第三数字处理单元的输入端连接。

结合第一方面，在一些可能的实现方式中，B1导航接收通道包括：B1预选滤波器，用于对输入信号进行选带，滤除第四干扰信号，得到第四预选信号；B1低噪放单元，用于对第四预选信号放大滤波输出，得到第一B1输出信号和B1预输出信号；第一功分器，用于将B1预输出信号进行功分，得到第二B1输出信号和第三B1输出信号。

B1导航接收通道工作过程包括：天线阵元接收的信号进入B1预选滤波器选带，滤除第四干扰信号，得到第四预选信号；第四预选信号通过B1低噪放进行放大滤波输出，得到第一B1输出信号和B1预输出信号；B1预输出信号通过第一功分器进行功分，得到第二B1输出信号和第三B1输出信号。

结合第一方面，在一些可能的实现方式中，本振单元包括：晶体振荡器、第二功分器、第二单片机和多条通道，每条通道包括依次连接锁相环、放大器和功分器，晶体振荡器与第二功分器连接，锁相环的输入端分别与第二功分器的输出端以及第二单片机连接。

本申请实施例与现有技术相比存在的有益效果是：

本申请实施例，根据本系统中的B2b抗干扰射频通道、B3抗干扰射频通道和S抗干扰射频通道，可以独立完成B2b频点、B3频点和S频点的多达六个方向抗干扰接收的功能；根据本系统中的B1导航接收通道可以完成B1频点导航接收功能；根据客户对整机要求，可以通过控制单元选择相应通道开启和关断，本申请的系统更能适应复杂的电磁环境，提高卫星导航的可靠性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本说明书。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例提供的抗干扰上下变频系统的示意图；

图2是本申请一实施例提供的抗干扰上下变频系统本振单元示意图；

图3是本申请一实施例提供的抗干扰上下变频系统低噪放电路示意图；

图4是本申请一实施例提供的抗干扰上下变频系统下变频电路示意图；

图5是本申请一实施例提供的抗干扰上下变频系统本振单元电路示意图；

图6是本申请一实施例提供的抗干扰上下变频系统上变频电路示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

北斗卫星导航系统(以下简称北斗系统)是我国根据经济社会发展需要和国家安全，独立建设、自主运行的卫星导航系统，是为全球用户提供全天候、全天时、高精度的定位、导航和授时服务的国家重要空间基础设施。卫星导航系统在如今社会上的应用地位不断增大，相关产品已广泛应用于海洋渔业、交通运输、水文监测、森林防火、测绘地理信息、电力调度、通信时统、救灾减灾、应急搜救等领域，在农业和气象等方面的作用更加突出.北斗系统已逐步渗透到人类社会生产和人们生活的方方面面，为社会发展和全球经济注入新的活力。由于卫星信号需穿过数万公里的高空来进行传输，所以当信号到达卫星接收机时极其微弱，常会受到不同程度的因素干扰，影响卫星导航的可靠性。

基于上述问题，本申请实施例提供了一种抗干扰上下变频系统，具体包括B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道、B1导航接收通道、本振单元和控制单元，根据B2b抗干扰射频通道、B3抗干扰射频通道和S抗干扰射频通道，可以独立完成B2b频点、B3频点和S频点的多达六个方向抗干扰接收的功能；根据B1导航接收通道可以完成B1频点导航接收功能；根据客户对整机要求，可以通过控制单元选择相应通道开启和关断，从而更能适应复杂的电磁环境，提高卫星导航的可靠性。

举例说明，图1是本申请一实施例提供的抗干扰上下变频系统的示意图，参照图1，对该抗干扰上下变频系统的详述如下：

本申请实施例提供的一种抗干扰上下变频系统，具体包括：B2b抗干扰射频通道101、B3抗干扰射频通道102、S抗干扰射频通道103、B1导航接收通道104、本振单元105和控制单元106。

控制单元106用于控制B2b抗干扰射频通道101、B3抗干扰射频通道102、S抗干扰射频通道103和B1导航接收通道104的开启和关闭。本振单元105用于为B2b抗干扰射频通道101、B3抗干扰射频通道102和S抗干扰射频通道103提供本振信号。

B2b抗干扰射频通道101用于滤除输入信号中的第一干扰信号，以及基于本振信号对滤除第一干扰信号后的输入信号进行处理得到B2b频点中频信号。B3抗干扰射频通道102用于滤除输入信号中的第二干扰信号，以及基于本振信号对滤除第二干扰信号后的输入信号进行处理得到B3频点中频信号。S抗干扰射频通道103用于滤除输入信号中的第三干扰信号，以及基于本振信号对滤除第三干扰信号后的输入信号进行处理得到S频点中频信号。B1导航接收通道104用于滤除输入信号中的第四干扰信号，对滤除第四干扰信号后的输入信号进行处理得到输出信号；B2b抗干扰射频通道101包含多个B2b频点分支，B3抗干扰射频通道102包含多个B3频点分支，S抗干扰射频通道103包含多个S频点分支，其中，多个B2b频点分支互不相邻，多个B3频点分支互不相邻，多个S频点分支互不相邻。

示例性的，两个B2b频点分支之间可以设置一个B3频点分支和一个S频点分支，两个B3频点分支之间可以设置一个B2b频点分支和一个S频点分支，两个S频点分支之间可以设置一个B2b频点分支和一个B3频点分支。

控制单元106包括场效应管、第一单片机和供电20V转5V装置，其中，场效应管与供电20V转5V装置和第一单片机连接，第一单片机用于控制场效应管对抗干扰射频通道和导航接收通道施加供电20V转5V装置产生的5V电压。

上述抗干扰上下变频系统，根据系统中的B2b抗干扰射频通道101、B3抗干扰射频通道102和S抗干扰射频通道103，可以独立完成B2b频点、B3频点和S频点的抗干扰接收的功能；根据B1导航接收通道104可以完成B1频点导航接收功能；根据客户对整机要求，可以通过控制单元106选择相应通道开启和关断，从而更能适应复杂的电磁环境，提高卫星导航的可靠性。

示例性的，B2b抗干扰射频通道101可以包括B2b预选滤波器、B2b低噪放单元、B2b下变频单元、第一数字处理单元和B2b上变频单元。

B2b预选滤波器用于对输入信号进行选带，滤除第一干扰信号，得到第一预选信号。B2b低噪放单元用于对第一预选信号进行放大滤波输出，得到第一预输出信号。B2b下变频单元用于对第一预输出信号进行混频放大滤波输出，输入第一数字处理单元。第一数字处理单元用于对输入第一数字处理单元的信号进行数字处理得到第一数字处理信号。B2b上变频单元用于对第一数字处理信号进行上变频，得到B2b频点中频信号。B2b频点分支包含一个B2b预选滤波器、一个B2b低噪放单元和一个B2b下变频单元。

示例性的，B2b预选滤波器、B2b低噪放单元和B2b下变频单元的数量均为多个。其中，多个B2b预选滤波器、多个B2b低噪放单元和多个B2b下变频单元构成多组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元，毎组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元包括一个B2b预选滤波器、一个B2b低噪放单元和一个B2b下变频单元。每个B2b预选滤波器的输入端与天线阵元连接，每个B2b下变频单元的输出端与第一数字处理单元的输入端连接。

示例性的，B2b抗干扰射频通道工作过程包括：天线阵元接收的信号进入B2b预选滤波器选带，滤除第一干扰信号，得到第一预选信号；第一预选信号通过B2b低噪放进行放大滤波输出，得到第一预输出信号；第一预输出信号通过B2b下变频进行混频放大滤波输出，输入第一数字处理单元，经过数字处理得到第一数字处理信号；第一数字处理信号通过B2b上变频得到B2b频点中频信号。

其中，图1中示出了七组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元，但本申请实施例不以此为限。本领域技术人员可以根据实际情况设置更多组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元，或者设置少于七组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元。

一些实施例中，B2b抗干扰射频通道包括：B2b预选滤波器1、B2b低噪放单元1、B2b下变频单元1、B2b预选滤波器2、B2b低噪放单元2、B2b下变频单元2、B2b预选滤波器3、B2b低噪放单元3、B2b下变频单元3、B2b预选滤波器4、B2b低噪放单元4、B2b下变频单元4、B2b预选滤波器5、B2b低噪放单元5、B2b下变频单元5、B2b预选滤波器6、B2b低噪放单元6、B2b下变频单元6、B2b预选滤波器7、B2b低噪放单元7、B2b下变频单元7、B2b上变频和第一数字处理单元；B2b预选滤波器与B2b低噪放连接，B2b低噪放与B2b下变频连接，B2b下变频与第一数字处理单元连接，第一数字处理单元与B2b上变频连接。

示例性的，B3抗干扰射频通道可以包括B3预选滤波器、B3低噪放单元、B3下变频单元、第二数字处理单元和B3上变频单元。

B3预选滤波器用于对输入信号进行选带，滤除第二干扰信号，得到第二预选信号。B3低噪放单元用于对第二预选信号进行放大滤波输出，得到第二预输出信号。B3下变频单元用于对第二预输出信号进行混频放大滤波输出，输入第二数字处理单元。第二数字处理单元用于对输入第二数字处理单元的信号进行数字处理得到第二数字处理信号。B3上变频单元用于对第二数字处理信号进行上变频，得到B3频点中频信号。B3频点分支包含一个B3预选滤波器、一个B3低噪放单元和一个B3下变频单元。

示例性的，B3预选滤波器、B3低噪放单元和B3下变频单元的数量均为多个。其中，多个B3预选滤波器、多个B3低噪放单元和多个B3下变频单元构成多组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元，毎组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元包括一个B3预选滤波器、一个B3低噪放单元和一个B3下变频单元。每个B3预选滤波器的输入端与天线阵元连接，每个B3下变频单元的输出端与第二数字处理单元的输入端连接。

示例性的，B3抗干扰射频通道工作过程包括：天线阵元接收的信号进入B3预选滤波器选带，滤除第二干扰信号，得到第二预选信号；第二预选信号通过B3低噪放进行放大滤波输出，得到第二预输出信号；第二预输出信号通过B3下变频进行混频放大滤波输出，输入第二数字处理单元，经过数字处理得到第二数字处理信号；第二数字处理信号通过B3上变频得到B3频点中频信号。

其中，图1中示出了七组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元，但本申请实施例不以此为限。本领域技术人员可以根据实际情况设置更多组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元，或者设置少于七组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元。

一些实施例中，B3抗干扰射频通道包括：B3预选滤波器1、B3低噪放单元1、B3下变频单元1、B3预选滤波器2、B3低噪放单元2、B3下变频单元2、B3预选滤波器3、B3低噪放单元3、B3下变频单元3、B3预选滤波器4、B3低噪放单元4、B3下变频单元4、B3预选滤波器5、B3低噪放单元5、B3下变频单元5、B3预选滤波器6、B3低噪放单元6、B3下变频单元6、B3预选滤波器7、B3低噪放单元7、B3下变频单元7、B3上变频和第二数字处理单元；B3预选滤波器与B3低噪放连接，B3低噪放与B3下变频连接，B3下变频与第二数字处理单元连接，第二数字处理单元与B3上变频连接。

示例性的，S抗干扰射频通道可以包括S预选滤波器、S低噪放单元、S下变频单元、第三数字处理单元和S上变频单元。

S预选滤波器用于对输入信号进行选带，滤除第三干扰信号，得到第三预选信号。S低噪放单元用于对第三预选信号进行放大滤波输出，得到第三预输出信号。S下变频单元用于对第三预输出信号进行混频放大滤波输出，输入第三数字处理单元。第三数字处理单元用于对输入信号进行数字处理，得到第三数字处理信号。S上变频单元用于对第三数字处理信号进行上变频，得到S频点中频信号。S频点分支包含一个S预选滤波器、一个S低噪放单元和一个S下变频单元。

示例性的，S预选滤波器、S低噪放单元和S下变频单元的数量均为多个；其中，多个S预选滤波器、多个S低噪放单元和多个S下变频单元构成多组依次连接的S预选滤波器、S低噪放单元和S下变频单元，毎组依次连接的S预选滤波器、S低噪放单元和S下变频单元包括一个S预选滤波器、一个S低噪放单元和一个S下变频单元；每个S预选滤波器的输入端与天线阵元连接，每个S下变频单元的输出端与第三数字处理单元的输入端连接。

示例性的，S抗干扰射频通道工作过程包括：天线阵元接收的信号进入S预选滤波器选带，滤除第三干扰信号，得到第三预选信号；第三预选信号通过S低噪放进行放大滤波输出，得到第三预输出信号；第三预输出信号通过S下变频进行混频放大滤波输出，输入第三数字处理单元，经过数字处理得到第三数字处理信号；第三数字处理信号通过S上变频得到S频点中频信号。

其中，图1中示出了七组依次连接的S预选滤波器、S低噪放单元和S下变频单元，但本申请实施例不以此为限。本领域技术人员可以根据实际情况设置更多组依次连接的S预选滤波器、S低噪放单元和S下变频单元，或者设置少于七组依次连接的S预选滤波器、S低噪放单元和S下变频单元。

一些实施例中，S抗干扰射频通道包括：S预选滤波器1、S低噪放单元1、S下变频单元1、S预选滤波器2、S低噪放单元2、S下变频单元2、S预选滤波器3、S低噪放单元3、S下变频单元3、S预选滤波器4、S低噪放单元4、S下变频单元4、S预选滤波器5、S低噪放单元5、S下变频单元5、S预选滤波器6、S低噪放单元6、S下变频单元6、S预选滤波器7、S低噪放单元7、S下变频单元7、S上变频和第三数字处理单元；S预选滤波器与S低噪放连接，S低噪放与S下变频连接，S下变频与第三数字处理单元连接，第三数字处理单元与S上变频连接。

示例性的，B1导航接收通道可以包括B1预选滤波器、B1低噪放单元和第一功分器。

B1预选滤波器用于对输入信号进行选带，滤除第四干扰信号，得到第四预选信号。B1低噪放单元用于对第四预选信号放大滤波输出，得到第一B1输出信号和B1预输出信号。第一功分器用于将B1与输出信号进行功分，得到第二B1输出信号和第三B1输出信号。

示例性的，B1预选滤波器和B1低噪放单元数量均为多个；其中，多个B1预选滤波器和多个B1低噪放单元和构成多组依次连接的B1预选滤波器和B1低噪放单元，毎组依次连接的B1预选滤波器和B1低噪放单元包括一个B1预选滤波器和一个B1低噪放单元；每个B1预选滤波器的输入端与天线阵元连接。

示例性的，B1导航接收通道工作过程包括：天线阵元接收的信号进入B1预选滤波器选带，滤除第四干扰信号，得到第四预选信号；第四预选信号通过B1低噪放进行放大滤波输出，得到第一B1输出信号和B1预输出信号；B1预输出信号通过第一功分器进行功分，得到第二B1输出信号和第三B1输出信号。

一些实施例中，B1导航接收通道包括：B1预选滤波器1、B1低噪放单元1、B1预选滤波器2、B1低噪放单元2、第一功分器；B1预选滤波器1与B1低噪放单元1连接，B1低噪放单元2与第一功分器连接。

示例性的，上述的第一干扰信号、第二干扰信号、第三干扰信号和第四干扰信号均为影响对应接收信号的干扰信号，例如，上述干扰信号可以为压制式干扰信号和欺骗式干扰信号。

本振单元105包括晶体振荡器、第二功分器、第二单片机和多条通道，每条通道包括依次连接锁相环、放大器和功分器，晶体振荡器与第二功分器连接，锁相环的输入端分别与第二功分器的输出端以及第二单片机连接。

图2中示出了本申请一实施例提供的抗干扰上下变频系统本振单元105的示意图，本申请的本振单元105中包括三条通道，第一条通道包括：第一锁相环、第一放大器、第三功分器；第二条通道包括：第二锁相环、第二放大器、第四功分器；第三条通道包括：第三锁相环、第三放大器、第五功分器。其中，第三功分器输出8路1160MHz本振信号、第四功分器输出8路1222MHz本振信号、第五功分器输出8路2444MHz本振信号；第三功分器7路本振信号输出给B2b下变频单元，1路本振信号输出给B2b上变频单元；第四功分器7路本振信号输出给B3下变频单元，1路本振信号输出给B3上变频单元；第五功分器7路本振信号输出给S下变频单元，1路本振信号输出给S上变频单元；第二单片机控制不同的锁相环输出对应频率的本振信号。

示例性的，如图3所示， B2b低噪放单元、B3低噪放单元、S低噪放单元和B1低噪放单元均可以包括第一输入端G3、第一芯片X1（限幅器GIB1002）、第二芯片U2（滤波器DFD1207R20DE、QF242、2492A）、第三芯片U6(低噪声放大器FW1103、FW1103、F124)、第一馈电端G2、第四芯片U3（镜像抑制滤波器SF9068、SF9129、SF9057）、第五芯片U4(单片放大器B5043)、第六芯片U5（镜像抑制滤波器SF9068、SF9129、SF9057）、第七芯片R5（温补衰减器STCA0603N6）和第一输出端G5。

第一输入端G3的第一接口1连接电阻R6的第一端，第一输入端G3的第一接口1还与电感L4的第一端连接，第一输入端G3的第一接口1还与第一芯片X1的第一接口1连接，电阻R6的第二端接地，电感L4的第二端接地。

第一芯片X1的第二接口2接地，第一芯片X1的第三接口3与电阻R7的第一端连接，第一芯片X1的第三接口3还与第二芯片U2的第二接口2连接，电阻R7的第二端接地。第二芯片U2的第一接口1、第三接口3、第四接口4和第六接口6接地，第二芯片U2的第五接口5与电容C7的第一端连接，第二芯片U2的第五接口5还与电容C10的第一端连接，电容C10的第二端接地，电容C7的第二端与第三芯片U6的第二接口2连接。

第三芯片U6的第三接口3和第八接口8悬空，第三芯片U6的第四接口4、第五接口5、第六接口6和第九接口9接地，第三芯片U6的第一接口1与电感LRA1的第一端连接。电感LAR1的第二端与第一馈电端G2的第一接口1连接，电感LAR1的第二端还与电容C5的第一端连接，电感LAR1的第二端还与电阻RA1连接，电容C5的第二端接地，电阻RA1的第二端与电容CA1的第一端连接，电阻RA1的第二端还与电感L1的第一端连接，电容CA1第二端接地，电感L1的第二端与第三芯片U6的第七接口7连接，第三芯片U6的第七接口7还与电容C8的第一端连接，电容C8的第二端与电阻R8的第一端连接，电容C8的第二端还与第四芯片U3的第二接口2连接，电阻R8的第二端接地。

第四芯片U3的第一接口1、第三接口3、第四接口4和第六接口6接地，第四芯片U3的第五接口5与电阻R10的第一端连接，电阻R10的第二端接地，第四芯片U3的第五接口5还与电容C11的第一端连接，电容C11的第二端与第五芯片U4的第三接口3连接，第五芯片U4的第二接口2和第四接口4接地，第五芯片U4的第一接口1与电容C9的第一端连接，第五芯片U4的第一接口1还与电感L3的第一端连接，电容C9的第二端与第六芯片U5的第二接口2连接，电感L3的第二端与电阻R2的第一端连接，电容C4和电容C6并联的第一端接地，电容C4和电容C6并联的第二端与电感L3的第二端连接，电阻R2的第二端与第一馈电端G2的第一接口1连接，电容C1和电容C2并联的第一端接地，电容C1和电容C2并联的第二端与第一馈电端G2的第一接口1连接，电阻R3和电阻R4并联的第一端接地，电阻R3和电阻R4并联的第二端与第一馈电端G2的第一接口1连接。

第六芯片U5的第一接口1、第三接口3、第四接口4和第六接口6接地，第六芯片U5的第五接口5与第七芯片R5的第一接口1连接，第七芯片R5的第三接口3接地，第七芯片R5的第二接口2与第一输出端G5的第一接口1连接。

示例性的，如图3所示限幅器第一芯片X1限制输入预选信号中强信号的输入，滤波器第二芯片U2预选输入信号，低噪声放大器第三芯片U6对小信号进行放大且带入噪声小，单片放大器第五芯片U4放大输入的预选信号，镜像抑制滤波器第四芯片U3和第六芯片U5滤除了输入的预选信号中的镜像干扰。

示例性的，如图4所示， B2b下变频单元、B3下变频单元、S下变频单元均可以包括第一本振输入端LO1、第二本振输入端G14、第八芯片U29（混频器ADL5350）、第九芯片U30(中频放大器PNW511)和第二输出端G15。

电阻R58的第二端与第二本振输入端G14的第一接口1连接，电阻R58的第二端还与电阻RA2的第一端连接，电阻RA2的第二端接地，第八芯片U29的第一接口1与电容CE1的第一端连接，电容CE1的第二端与电感LE1的第一端连接，电感LE1的第二端与电阻R58连接，电感LE1的第二端还与电阻RC1的第一端连接，电阻RC1的第二端接地，第八芯片U29的第三接口3与电感L16的第一端连接，电感L16的第二端与电阻R59的第一端连接，电阻R59的第二端与第一本振输入端LO1的第一接口1连接，第九芯片U30的第一接口1、第二接口2、第四接口4和第五接口5接地。

第八芯片U29的第九接口0、第四接口4和第五接口5接地，第八芯片U29的第七接口7悬空，第八芯片U29的第八接口8与电感LE3和电容CE3并联的第一端连接，电感LE3和电容CE3并联的第二端与电容C65连接，电容C65的第二端与电感L20的第一端连接，电容C65的第二端还与电容C66连接，电容C66的第二端接地，电感L20的第二端与电容C68连接，电容C68的第二端接地，电感L20的第二端还与电感L22的第一端连接，电感L22的第二端与电阻R61连接，电感L22的第二端还与电阻R60连接，电阻R60第二端接地，电感L22的第二端还与电容C70连接，电容C70的第二端接地，电阻R61的第二端与电阻R62的第一端连接，电阻R62的第二端接地，电阻R61的第二端还与电容C73连接，电容C73的第二端与第九芯片U30的第三接口3连接。

电容C78的第二端与第九芯片U30的第六接口6连接，电容C78的第二端还与电容CC12的第一端连接，电容CC12的第二端接地，电容C78的第二端还与电感L25的第一端连接，电感L25的第二端与电容C77和电容C75并联的第一端连接，电容C77和电容C75并联的第二端接地，电感L25的第二端还与电阻R63和电阻R64并联的第一端连接，电阻R63和电阻R64的第二端与电容C64的第一端连接，电容C64的第二端接地，电阻R63和电阻R64的第二端还与电容C71和电容C72并联的第一端连接，电容C71和电容C72并联的第二端接地，电阻R63和电阻R64的第二端还与电容CE2连接，电容CE2的第二端接地，电阻R63和电阻R64的第二端还与电感LE2连接电感LE2的第二端与第八芯片U29的第六接口6连接，电感L24的第二端与电容C78的第一端连接，电感L24的第二端还与电容CM18的第一端连接，电容CM18的第二端接地，电容C76的第二端与电感L24的第一端连接，电容C76的第二端还与电容CM17的第一端连接，电容CM17的第二端接地，电容C76的第一端还与电感L23和电容C74并联的第二端连接，电感L23和电容C74并联的第二端与电感LM10和CM16并联的第一端连接，电感LM10和CM16并联的第二端接地，电感L23和电容C74并联的第一端还与电感L21和电容C69并联的第二端连接，电感L21和电容C69并联的第二端与电感LM9和电容CM15并联的第一端连接，电感LM9和电容CM15并联的第二端接地，电感L21和电容C69并联的第一端还与电感L19和电容C67并联的第二端连接，电感L19和电容C67并联的第二端与电感LM8和电容CM14并联的第一端连接，电感LM8和电容CM14并联的第二端接地，电感L19和电容C67并联的第一端还与电感L18和电容C63并联的第二端连接，电感LM6和电容CM12并联的第二端接地，电感L18和电容C63并联的第二端与电感LM7和电容CM13并联的第一端连接，电感LM7和电容CM13并联的第二端接地，电感L18和电容C63并联的第一端还与电容C62的第二端连接，电容C62的第二端与电感L18和电容C63并联的第一端连接，电容C62的第一端与电感L17的第二端连接，电感L17的第二端还与电容CM11的第一端连接，电容CM11的第二端接地，电感L17的第一端还与电容CC11的第二端连接，电容CC11的第二端与电容CM10的第一端连接，电容CM10的第二端接地，电容CC11的第一端与第二输出端G15的第一接口1连接。

示例性的，如图4所示预输出信号进入混频器第八芯片U29，混频出待处理中频信号，在经过低通LC滤波，滤除高频信号，中频放大器第九芯片U30放大待处理中频信号，带通滤波LC进行3dB带宽限制，滤去带宽以外的信号，得到输出中频信号，将输出中频信号送入数字处理单元进行数字处理。

示例性的，如图5所示，本振单元电路可以包括第十芯片U20、第十一芯片U22、第三输出端LO2、第十二芯片U24、第四输出端LO4、第十三芯片U28、第五输出端LO8、第十四芯片U25、第六输出端LO5、第二馈电端G8、第十五芯片U18、第十六芯片U17、第十七芯片U21、第十八芯片U26、第七输出端LO6、第十九芯片GA2、第二十芯片U27、第八输出端LO7、第二十一芯片U23、第九输出端LO3、第二十二芯片U14、第二十三芯片U13、第二十四芯片U11、第二十五芯片U7、第二十六芯片U9、第二十七芯片U8、第二十八芯片G4、第二十九芯片U1和第十输出端G1。

第十芯片U20的第一接口1、第二接口2、第四接口4、第五接口5和第八接口8接地，第十芯片U20的第六接口6与电阻R31的第一端连接，电阻R31的第二端与电阻R44的第一端连接，电阻R31还与电阻R37的第一端连接，电阻R37的第二端接地，电阻R44的第二端与电容C55的第一端连接，电阻R44的第二端还与电阻R50的第一端连接，电阻R50的第二端接地，电容C55的第二端与第十一芯片U22的第二接口2连接，

第十一芯片U22的第一接口1、第三接口3、第四接口4和第六接口6接地，第十一芯片U22的的第五接口5与第三输出端LO2的第一接口1连接。

第十芯片U20的第七接口7与电阻R32的第一端连接，电阻R32的第二端与电阻R46的第一端连接，电阻R32还与电阻R39的第一端连接，电阻R39的第二端接地，电阻R46的第二端与电容C57的第一端连接，电阻R46的第二端还与电阻R53的第一端连接，电阻R53的第二端接地，电容C57的第二端与第十二芯片U24的第二接口2连接，第十二芯片U24的第一接口1、第三接口3、第四接口4和第六接口6接地，第十二芯片U24的的第五接口5与第四输出端LO4的第一接口1连接。

第十芯片U20的第九接口9与电阻R36的第一端连接，电阻R36的第二端与电阻R52的第一端连接，电阻R36还与电阻R43的第一端连接，电阻R43的第二端接地，电阻R52的第二端与电容C61的第一端连接，电阻R52的第二端还与电阻R57的第一端连接，电阻R57的第二端接地，电容C61的第二端与第十三芯片U28的第二接口2连接，第十三芯片U28的第一接口1、第三接口3、第四接口4和第六接口6接地，第十三芯片U28的的第五接口5与第五输出端LO8的第一接口1连接。

第十芯片U20的第十接口10与电阻R34的第一端连接，电阻R34的第二端与电阻R47的第一端连接，电阻R34还与电阻R40的第一端连接，电阻R40的第二端接地，电阻R47的第二端与电容C58的第一端连接，电阻R47的第二端还与电阻R54的第一端连接，电阻R54的第二端接地，电容C58的第二端与第十四芯片U25的第二接口2连接。

第十四芯片U25的第一接口1、第三接口3、第四接口4和第六接口6接地，第十四芯片U25的的第五接口5与第六输出端LO5的第一接口1连接。

第十芯片U20的第三接口3与电容C50的第一端连接，电容C50的第二端与电感L13的第一端连接，电容C50的第二端还与第十五芯片U18的第一接口1连接，电感L13的第二端与电阻R22的第一端连接，电阻R22的第二端与第二馈电端G8的第一接口1连接，电感L13的第二端还与电容C48和电容C49并联的第一端连接，电容C48和电容C49并联的第二端接地。

第十五芯片U18的第二接口2和第四接口4接地，第十五芯片U18的第三接口3与电容C38的第一端连接，电容C38的第二端与电阻R20的第一端连接，电阻R20的第二端与电容C39的第一端连接，电容C39的第二端与第十六芯片U17的第三接口3连接。

第十六芯片U17的第二接口2和第四接口4接地，第十六芯片U17的第一接口1与电容C51的第一端连接，第十六芯片U17的第一接口1还与电感L14的第一端连接，电感L14的第二端与电阻R23的第一端连接，电阻R23的第二端与第二馈电端G8的第一接口1接连，电感L14的第二端还与电容C46和电容C47并联的第一端连接，电容C46和电容C47并联的第二端接地，电容C51的第二端与第十七芯片U21的第三接口3连接。

第十七芯片U21的第一接口1、第二接口2、第四接口4、第五接口5和第八接口8接地，第十七芯片U21的第六接口6与电阻R33的第一端连接，电阻R33的第二端与电阻R48的第一端连接，电阻R33的第二端还与电阻R41的第一端连接，电阻R41的第二端接地，电阻R48的第二端与电容C59的第一端连接，电阻R48的第二端还与电阻R55的第一端连接，电阻R55的第二端接地，电容C59的第二端与第十八芯片U26的第二接口2连接，第十八芯片U26的第一接口1、第三接口3、第四接口4和第六接口6接地，第十八芯片U26的的第五接口5与第七输出端LO6的第一接口1连接。

第十七芯片U21的第七接口7与电阻R28的第一端连接，第十七芯片U21的第七接口7还与电阻R26的第一端连接，电阻R26的第二端接地，电阻R28的第二端与电感C54的第一端连接，电阻R28的第二端还与电阻R27的第一端连接，电阻R27的第二端接地，电感C54的第二端与第十九芯片GA2的第一接口1连接。

第十七芯片U21的第九接口9与电阻R29的第一端连接，电阻R29的第二端与电阻R49的第一端连接，电阻R29的第二端还与电阻R42的第一端连接，电阻R42的第二端接地，电阻R49的第二端与电容C60的第一端连接，电阻R49的第二端还与电阻R56的第一端连接，电阻R56的第二端接地，电容C60的第二端与第二十芯片U27的第二接口2连接，第二十芯片U27的第一接口1、第三接口3、第四接口4和第六接口6接地，第二十芯片U27的的第五接口5与第八输出端LO7的第一接口1连接。

第十七芯片U21的第十接口10与电阻R30的第一端连接，电阻R30的第二端与电阻R35的第一端连接，电阻R35的第二端与R45的第一端连接，电阻R35的第二端还与电阻R38的第一端连接，电阻R38的第二端接地，电阻R45的第二端与电容C56的第一端连接，电阻R45的第二端还与电阻R51的第一端连接，电阻R51的第二端接地，电容C56的第二端与第二十一芯片U23的第二接口2连接，第二十一芯片U23的第一接口1、第三接口3、第四接口4和第六接口6接地，第二十一芯片U23的第五接口5与第九输出端LO3的第一接口1连接。

第二十二芯片U14的第四接口4与电容C38和电阻R20连接处连接，第二十二芯片U14的第六接口6与电容C39和电阻R20连接处连接，第二十二芯片U14的第一接口1、第三接口3和第五接口5接地，第二十二芯片U14的第二接口2与电容C31的第一端连接，电容C31的第二端与第二十三芯片U13的第三接口3连接，电容C31的第二端还与电感L8的第一端连接，电感L8的第二端与电阻R15的第一端连接，电阻R15的第二端与第二馈电端G8的第一接口1连接，电感L8的第二端还与电容C32和电容C33并联的第一端连接，电容C32和电容C33并联的第二端接地，第二十三芯片U13的第二接口2、第四接口4接地，第二十三芯片U13的第一接口1与电容C29的第一端连接，电容C29的第二端与第二十四芯片U11的第二接口2连接。

第二十四芯片U11的第一接口1、第三接口3、第四接口4和第六接口6接地，第二十四芯片U11的第五接口5与电阻R13的第一端连接，第二十四芯片U11的第五接口5还与电阻R14的第一端连接，电阻R14的第二端接地，电阻R13的第二端与电容C23的第一端连接，电阻R13的第二端还与电阻R12的第一端连接，电阻R12的第二端接地，电容C23的第二端与第二十五芯片U7的第一接口1连接。

第二十五芯片U7的第四接口4和第五接口5悬空，第二十五芯片U7的第七接口7和第八接口8连接，第二十五芯片U7的第三接口3、第六接口6、第九接口9、第十接口10、第十六接口16、第十八接口18和第二十一接口21接地，第二十五芯片U7的第一接口1与第二十六芯片U9的第一接口1连接。

第二十六芯片U9的第二接口2接地，第二十五芯片U7的第二接口2与第二十六芯片U9的第三接口3连接，第二十五芯片U7的第十二接口12与电容C17的第一端连接，电容C17的第二端与第二十五芯片U7的14号接口连接，第二十五芯片U7的第十二接口12还与电容C21的第一端连接，电容C21的第二端接地，第二十五芯片U7的第十二接口12还与第二十七芯片U8的第五接口5连接，第二十五芯片U7的第十三接口13与第二十六芯片U9的第六接口6连接，第二十五芯片U7的第十四接口14还与电容C16的第一端连接，电容C16的第二端接地，第二十五芯片U7的第十五接口15与电容C13的第一端连接，电容C13的第二端与第二十八芯片G4的第一接口1连接，第二十五芯片U7的第十七接口17与第二十五芯片U7的第十二接口12连接，第二十五芯片U7的第十七接口17还与第二十五芯片U7的第二十三接口23连接，第二十五芯片U7的第十七接口17还与电容C14的第一端连接，电容C14的第二端接地，第二十五芯片U7的第十七接口17还与第二十七芯片U8的第五接口5连接，第二十五芯片U7的第十九接口19与电感L2的第一端连接，电感L2的第二端与第二十五芯片U7的第二十接口20接口连接，第二十五芯片U7的第二十二接口22与电感L5的第一端连接，电感L5的第二端与电容C12的第一端连接，电容C12的第二端与第二十九芯片U1的1、第二接口2连接，电容C12的第二端还与电阻R11的第一端连接，电阻R11的第二端接地，电容C12的第二端还与电阻R9的第一端连接，电阻R9的第二端与第二十九芯片U1的第五接口5连接，电阻R9的第二端还与电容C3的第一端连接，电容C3的第二端接地，电阻R9的第二端还与电容C20的第一端连接，电容C20的第二端接地，电阻R9的第二端还与第二十六芯片U9的第五接口5连接，第二十五芯片U7的第二十三接口23与第二十六芯片U9的第五接口5连接，第二十五芯片U7的第二十四接口24与第二十六芯片U9的第四接口4连接，第二十五芯片U7的第二十三接口23还与电容C15的第一端连接，电容C15的第二端接地。

第二十九芯片U1的第三接口3接地，第二十九芯片U1的第一接口1、第二接口2还与电阻R11与电容C12连接处连接，第二十九芯片U1的第一接口1、第二接口2还与电阻R9与电容C12连接处连接，第二十九芯片U1的第四接口4与电阻R1的第一端连接，电阻R1的第二端与第十输出端G1的第一接口1连接，第二十七芯片U8的第二接口2接地，第二十七芯片U8的第一接口1、第三接口3与第二馈电端G8的第一接口1连接，第二十七芯片U8的第一接口1、第三接口3还与电容C22、C24、C25、C27、CC8、CC7、CC6和CC5并联的第一端连接，电容C22、C24、C25、C27、CC8、CC7、CC6和CC5并联的第二端接地，第二十七芯片U8的第四接口4与电容C19的第一端连接，电容C19的第二端接地，第二十七芯片U8的第五接口5还与电容C18的第一端连接，电容C18的第二端接地，第二十七芯片U8的第五接口5还与CC1、CC2、CC3和CC4并联的第一端连接，CC1、CC2、CC3和CC4并联的第二端接地。

示例性的，本振单元由晶体振荡器第二十八芯片G4 (RTX7050A 10M)、单片机第二十六芯片U9 (PIC10F202-I/OT)和锁相环第二十五芯片U7 (SI4133-D-GT)输出本振信号，中频放大器第二十三芯片U13 (ERA-3SM+)对本振信号进行放大，保证到达混频器的本振驱动功率，放大后的本振信号经过功分器第二十二芯片U14（GP2S+）、第十芯片U20 (SCA-4-20)、第十七芯片U21 (SCA-4-20)分出8路的本振信号。

示例性的，如图6所示， B2b上变频单元、B3上变频单元、S上变频单元均可以包括第二输入端G7、第三输入端G9、第三十芯片U19（放大器BR9129）、第三十一芯片U16(混频器XT3507AQ5)、第三十二芯片U15（本振抑制滤波器SF9068、SF9129、SF9057）、第三馈电端GA1、第三十三芯片U12（本振抑制滤波器SF9068、SF9129、SF9057）、第三十四芯片U10（本振抑制滤波器SF9068、SF9129、SF9057）和第十一输出端G7。

第二输入端G7的第一接口1与电容CC9的第一端连接，电容CC9的第二端与电容CM1的第一端连接，电容CM1的第二端接地，电容CC9的第二端还与电感L6的第一端连接，电感L6的第二端与电容C28的第一端连接，电感L6的第二端还与电容CM2的第一端连接，电容CM2的第二端接地，电容C28的第二端与电感LM1和电容CM3并联的第一端连接，电容C28的第二端还与电感L7和电容C30并联的第一端连接，电感LM1和电容CM3并联的第二端接地，电感L7和电容C30并联的第二端与电感LM2和电容CM4并联的第一端连接，电感LM2和电容CM4并联的第二端接地，电感L7和电容C30并联的第二端还与电感L9和电容C34并联的第一端连接，电感L9和电容C34并联的第二端与电感LM3和电容CM5并联的第一端连接，电感LM3和电容CM5并联的第二端接地，电感L9和电容C34并联的第二端还与电感L10和电容C37并联的第一端连接，电感L10和电容C37并联的第二端与电感LM4和电容CM6并联的第一端连接，电感LM4和电容CM6并联的第二端接地，电感L10和电容C37并联的第二端还与电感L11和电容C42并联的第一端连接，电感L11和电容C42并联的第二端与电感LM5和CM7并联的第一端连接，电感LM5和CM7并联的第二端接地，电感L11和电容C42并联的第二端还与电容C52的第一端连接，电容C52的第二端与电感L15的第一端连接，电容C52的第二端还与电容CM8的第一端连接，电容CM8的第二端接地，电感L15的第二端与电容C53的第一端连接，电感L15的第二端还与电容CM9的第一端连接，电容CM9的第二端接地，电容C53的第二端与第三十芯片U19的第二接口2连接。

第三十芯片U19的第七接口0、第一接口1、第三接口3、第四接口4和第六接口6接地，第三十芯片U19的第五接口5与电容C44的第一端连接，电容C44的第二端与第三十一芯片U16的第八接口8连接，第三十芯片U19的第五接口5还与电感L12的第一端连接，电感L12的第二端与电容C41、电容C43和电容C45并联的第一端连接，电容C41、电容C43和电容C45并联的第二端接地，电感L12的第二端还与第三馈电端GA1的第一接口1连接，电感L12的第二端还与电阻R19的第一端连接，电阻R19的第二端与第三十一芯片U16的18号接口连接，第三十一芯片U16的18号接口还与电容C35和电容C36并联的第一端连接，电容C35和电容C36并联的第二端接地；

第三十一芯片U16的第二十一接口0、第三接口3、第五接口5、第六接口6、第九接口9、第十二接口12接地，第三十一芯片U16的第一接口1、第二接口2、第七接口7、第十接口10、第十三接口13、第十四接口14、第十五接口15、16、第十七接口17、第十九接口19、第二十接口20号接口悬空，第三十一芯片U16的第一接口1与电阻R21的第一端连接，电阻R21的第二端与第三输入端G9的第一接口1连接，第三十一芯片U16的第四接口4与电容C40的第一端连接，电容C40的第二端与第三十二芯片U15的第二接口2连接。

第三十二芯片U15的第一接口1、第三接口3、第四接口4和第六接口6接地，第三十二芯片U15的第五接口5与电阻R17的第一端连接，第三十二芯片U15的第五接口5还与电阻R18连接，电阻R18第二端接地，电阻R17的第二端与电阻R16的第一端连接，电阻R16的第二端接地，电阻R17的第二端还与第三十三芯片U12的第二接口2连接，第三十三芯片U12的第一接口1、第三接口3、第四接口4和第六接口6接地第三十三芯片U12的第五接口5与第三十四芯片U10的第二接口2连接，第三十四芯片U10的第一接口1、第三接口3、第四接口4和第六接口6接地，第三十四芯片U10的第五接口5与电容C26的第一端连接，电容C26的第二端与第十一输出端G7的第一接口1连接。

示例性的，如图6所示数字处理信号后的中频信号经带通滤波，中频放大器第三十芯片U19放大，混频器第三十一芯片U16变频成射频信号，经三级本振抑制滤波器第三十二芯片U15、第三十三芯片U12和第三十四芯片U10滤波输出。

示例性的，本发明主要技术指标如下：通道隔离度：≥60dB；通道增益：35dB±1dB；镜像抑制：≥60dB；线性度：输入-35dBm频率间隔1MHz的双频信号，谐波抑制≥60dBc；噪声系数：≤1.8dB；中心相位一致性：≤5°；输入驻波：≤1.5（50Ω）；抗烧毁功率：≥10W。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的装置/网络设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/网络设备实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种抗干扰上下变频系统，其特征在于，包括：B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道、B1导航接收通道、本振单元和控制单元；

所述控制单元用于控制B2b抗干扰射频通道、B3抗干扰射频通道、S抗干扰射频通道和B1导航接收通道的开启和关闭；

所述本振单元用于为B2b抗干扰射频通道、B3抗干扰射频通道和S抗干扰射频通道提供本振信号；

所述B2b抗干扰射频通道用于滤除输入信号中的第一干扰信号，以及基于所述本振信号对滤除所述第一干扰信号后的输入信号进行处理得到B2b频点中频信号；

所述B3抗干扰射频通道用于滤除输入信号中的第二干扰信号，以及基于所述本振信号对滤除所述第二干扰信号后的输入信号进行处理得到B3频点中频信号；

所述S抗干扰射频通道用于滤除输入信号中的第三干扰信号，以及基于所述本振信号对滤除所述第三干扰信号后的输入信号进行处理得到S频点中频信号；

所述B1导航接收通道用于滤除输入信号中的第四干扰信号，对滤除所述第四干扰信号后的输入信号进行处理得到输出信号；

所述B2b抗干扰射频通道包含多个B2b频点分支，所述B3抗干扰射频通道包含多个B3频点分支，所述S抗干扰射频通道包含多个S频点分支，其中，所述多个B2b频点分支互不相邻，所述多个B3频点分支互不相邻，所述多个S频点分支互不相邻。

2.如权利要求1所述的抗干扰上下变频系统，其特征在于，所述B2b抗干扰射频通道包括：

B2b预选滤波器，用于对输入信号进行选带，滤除所述第一干扰信号，得到第一预选信号；

B2b低噪放单元，用于对所述第一预选信号进行放大滤波输出，得到第一预输出信号；

B2b下变频单元，用于对所述第一预输出信号进行混频放大滤波输出，输入第一数字处理单元；

第一数字处理单元，用于对输入所述第一数字处理单元的信号进行数字处理，得到第一数字处理信号；

B2b上变频单元，用于对所述第一数字处理信号进行上变频，得到B2b频点中频信号；

所述B2b频点分支包含一个所述B2b预选滤波器、一个所述B2b低噪放单元和一个所述B2b下变频单元。

3.如权利要求2所述的抗干扰上下变频系统，其特征在于，所述B2b预选滤波器、所述B2b低噪放单元和所述B2b下变频单元的数量均为多个；

其中，多个B2b预选滤波器、多个B2b低噪放单元和多个B2b下变频单元构成多组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元，毎组依次连接的B2b预选滤波器、B2b低噪放单元和B2b下变频单元包括一个B2b预选滤波器、一个B2b低噪放单元和一个B2b下变频单元；每个B2b预选滤波器的输入端与天线阵元连接，每个B2b下变频单元的输出端与所述第一数字处理单元的输入端连接。

4.如权利要求1所述的抗干扰上下变频系统，其特征在于，所述B3抗干扰射频通道包括：

B3预选滤波器，用于对输入信号进行选带，滤除所述第二干扰信号，得到第二预选信号；

B3低噪放单元，用于对所述第二预选信号进行放大滤波输出，得到第二预输出信号；

B3下变频单元，用于对所述第二预输出信号进行混频放大滤波输出，输入第二数字处理单元；

第二数字处理单元，用于对输入所述第二数字处理单元的信号进行数字处理，得到第二数字处理信号；

B3上变频单元，用于对所述第二数字处理信号进行上变频，得到B3频点中频信号；

所述B3频点分支包含一个所述B3预选滤波器、一个所述B3低噪放单元和一个所述B3下变频单元。

5.如权利要求4所述的抗干扰上下变频系统，其特征在于，所述B3预选滤波器、所述B3低噪放单元和所述B3下变频单元的数量均为多个；

其中，多个B3预选滤波器、多个B3低噪放单元和多个B3下变频单元构成多组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元，毎组依次连接的B3预选滤波器、B3低噪放单元和B3下变频单元包括一个B3预选滤波器、一个B3低噪放单元和一个B3下变频单元；每个B3预选滤波器的输入端与天线阵元连接，每个B3下变频单元的输出端与所述第二数字处理单元的输入端连接。

6.如权利要求1所述的抗干扰上下变频系统，其特征在于，所述S抗干扰射频通道包括：

S预选滤波器，用于对输入信号进行选带，滤除第三干扰信号，得到第三预选信号；

S低噪放单元，用于对第三预选信号进行放大滤波输出，得到第三预输出信号；

S下变频单元，用于对第三预输出信号进行混频放大滤波输出，输入第三数字处理单元；

第三数字处理单元，用于对输入所述第三数字处理单元的信号进行数字处理，得到第三数字处理信号；

S上变频单元，用于对所述第三数字处理信号进行上变频，得到S频点中频信号；

所述S频点分支包含一个所述S预选滤波器、一个所述S低噪放单元和一个所述S下变频单元。

7.如权利要求6所述的抗干扰上下变频系统，其特征在于，所述S预选滤波器、所述S低噪放单元和所述S下变频单元的数量均为多个；

其中，多个S预选滤波器、多个S低噪放单元和多个S下变频单元构成多组依次连接的S预选滤波器、S低噪放单元和S下变频单元，毎组依次连接的S预选滤波器、S低噪放单元和S下变频单元包括一个S预选滤波器、一个S低噪放单元和一个S下变频单元；每个S预选滤波器的输入端与天线阵元连接，每个S下变频单元的输出端与所述第三数字处理单元的输入端连接。

8.如权利要求1所述的抗干扰上下变频系统，其特征在于，所述B1导航接收通道包括：

B1预选滤波器，用于对输入信号进行选带，滤除所述第四干扰信号，得到第四预选信号；

B1低噪放单元，用于对所述第四预选信号放大滤波输出，得到第一B1输出信号和B1预输出信号；

第一功分器，用于将所述B1预输出信号进行功分，得到第二B1输出信号和第三B1输出信号。

9.如权利要求8所述的抗干扰上下变频系统，其特征在于，所述B1预选滤波器和所述B1低噪放单元数量均为多个；

其中，多个B1预选滤波器和多个B1低噪放单元和构成多组依次连接的B1预选滤波器和B1低噪放单元，毎组依次连接的B1预选滤波器和B1低噪放单元包括一个B1预选滤波器和一个B1低噪放单元；

每个B1预选滤波器的输入端与天线阵元连接。

10.如权利要求2所述的抗干扰上下变频系统，其特征在于，所述本振单元包括：晶体振荡器、第二功分器、第二单片机和多条通道，每条通道包括依次连接锁相环、放大器和功分器，所述晶体振荡器与所述第二功分器连接，所述锁相环的输入端分别与所述第二功分器的输出端以及所述第二单片机连接。

Images