CN114188349A - 半导体器件及其制造方法以及存储器系统 - Google Patents

半导体器件及其制造方法以及存储器系统 Download PDF

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Abstract

本公开提供了一种半导体器件及其制造方法，所述方法包括：形成第一半导体结构，所述第一半导体结构包括：第一半导体层、设置于所述第一半导体层的第一表面上的堆叠结构、设置于所述第一半导体层和所述堆叠结构上的第一绝缘层以及贯穿所述第一绝缘层和所述第一半导体层的第一接触结构；在所述第一半导体层的与所述第一表面相对的第二表面上形成第二绝缘层；以及同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。

Description

半导体器件及其制造方法以及存储器系统
技术领域
本公开涉及半导体技术领域，以及更具体地，涉及一种半导体器件及其制造方法以及存储器系统。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，诸如存储器单元的平面半导体器件被缩小到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性并且成本高昂。三维(3D)半导体器件架构可以解决一些平面半导体器件中的密度限制。
发明内容
根据本公开的实施例，提供了一种用于制造半导体器件的方法，包括：形成第一半导体结构，所述第一半导体结构包括：第一半导体层、设置于所述第一半导体层的第一表面上的堆叠结构、设置于所述第一半导体层和所述堆叠结构上的第一绝缘层以及贯穿所述第一绝缘层和所述第一半导体层的第一接触结构；在所述第一半导体层的与所述第一表面相对的第二表面上形成第二绝缘层；以及同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
在一些实施例中，所述第一半导体结构包括贯穿所述堆叠结构的沟道结构，所述沟道结构包括功能层和半导体沟道，所述半导体沟道与所述第一半导体层接触。
在一些实施例中，形成所述第一半导体层包括：提供衬底；在所述衬底上形成牺牲半导体层，所述堆叠结构设置在所述牺牲半导体层的第一表面上，所述第一接触结构贯穿所述第一绝缘层和所述牺牲半导体层；去除所述衬底和所述牺牲半导体层，去除部分所述功能层并暴露部分所述半导体沟道；以及沉积所述第一半导体层。
在一些实施例中，在形成所述第二绝缘层之前还包括：形成第二半导体结构；以及键合所述第一半导体结构和所述第二半导体结构。
在一些实施例中，形成所述第二半导体结构包括在衬底之上形成外围电路，所述外围电路包括多个晶体管。
在一些实施例中，在键合所述第一半导体结构和所述第二半导体结构之后，所述第一接触结构经由互连结构连接至所述第二半导体结构中的所述晶体管。
在一些实施例中，所述第一半导体层包括掺杂多晶硅。
在一些实施例中，所述同时形成贯穿所述第二绝缘层的第二接触结构和源极触点包括：对所述第二绝缘层进行图案化，以在所述第二绝缘层中与所述第一接触结构对应的位置以及与所述第一半导体层对应的位置形成开口；以及在所述开口内填充金属材料以分别形成所述第二接触结构和所述源极触点。
在一些实施例中，所述金属材料包括钨。
根据本公开的实施例，提供了一种用于制造半导体器件的方法，包括形成牺牲半导体层；在所述牺牲半导体层的第一表面上形成堆叠结构；形成贯穿所述堆叠结构至所述牺牲半导体层的沟道结构，所述沟道结构包括功能层和半导体沟道；在所述堆叠结构和所述牺牲半导体层上形成第一绝缘层；形成贯穿所述第一绝缘层和所述牺牲半导体层的第一接触结构；去除所述牺牲半导体层以及部分所述功能层，以暴露部分所述半导体沟道；以及沉积第一半导体层，所述第一半导体层和所述半导体沟道接触。
在一些实施例中，所述方法还包括：在所述第一半导体层的远离所述堆叠结构的第二表面上形成第二绝缘层；以及同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
根据本公开的实施例，提供了一种半导体器件，包括：第一半导体结构，所述第一半导体结构包括阵列区域和外围区域，所述第一半导体结构包括：位于所述阵列区域和所述外围区域的第一半导体层；位于所述阵列区域中的所述第一半导体层的第一表面上的堆叠结构；位于所述外围区域的所述第一半导体层和所述堆叠结构上的第一绝缘层；贯穿所述第一绝缘层和所述第一半导体层的第一接触结构；位于所述第一半导体层的与所述第一表面相对的第二表面上的第二绝缘层；以及贯穿所述第二绝缘层的第二接触结构和源极触点，其中，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
在一些实施例中，所述半导体器件还包括与所述第一半导体结构键合的第二半导体结构。
在一些实施例中，所述第二半导体结构包括衬底和设置于所述衬底上的外围电路，所述外围电路包括多个晶体管。
在一些实施例中，所述第一接触结构经由互连结构连接至所述晶体管。
在一些实施例中，所述第一半导体结构包括贯穿所述堆叠结构的沟道结构，所述沟道结构包括功能层和半导体沟道，所述半导体沟道与所述第一半导体层接触。
在一些实施例中，所述半导体器件还包括第三绝缘层和第二半导体层，所述第三绝缘层设置在所述第一半导体层的所述第一表面上，并且所述第二半导体层设置在所述第三绝缘层和所述堆叠结构之间。
在一些实施例中，所述第一半导体层包括掺杂多晶硅。
在一些实施例中，所述第一绝缘层包括氧化硅、氮化硅、氮氧化硅中的任意一种或其组合。
在一些实施例中，所述第二绝缘层包括氧化硅、氮化硅、氮氧化硅和/或其他低k电介质。
在一些实施例中，所述第二接触结构和所述源极触点的材料包括钨。
在一些实施例中，所述半导体器件还包括分别与所述第二接触结构和所述源极触点导电连接的接触焊盘。
在一些实施例中，所述接触焊盘的材料包括铝。
根据本公开的实施例，提供了一种存储器系统，包括：存储器器件，被配置为存储数据并且包括根据本公开的实施例的半导体器件；以及存储器控制器，耦接到所述存储器器件并且被配置为控制所述存储器器件。
在一些实施例中，所述存储器系统还包括主机，所述主机耦接到所述存储器控制器并且被配置为发送或接收数据。
附图说明
附图被并入本文并形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1(a)-1(e)是示出了一种根据本公开实施例用于在3D存储器装置中形成接触结构的制造工艺，所述接触结构包括连接至存储阵列中的半导体层的源极触点和连接至CMOS阵列中的外围电路的接触结构；
图2(a)-2(f)是示出了一种根据本公开另一实施例用于在3D存储器装置中形成接触结构的制造工艺，所述接触结构包括连接至存储阵列中的半导体层的源极触点和连接至CMOS阵列中的外围电路的接触结构；
图3是示出了一种根据本公开实施例用于在3D存储器装置中形成接触结构的方法的流程图；
图4是示出了一种根据本公开实施例的3D存储器装置的截面图；
图5示出了根据本公开的一些方面具有存储器器件的示例性系统的框图；
图6A示出了根据本公开的一些方面具有存储器器件的示例性存储器卡的图；以及
图6B示出了根据本公开的一些方面具有存储器器件的示例性固态驱动器(SSD)的图。
将参考附图描述各实施例。
具体实施方式
现在将参考示例实施方式讨论本文描述的主题。应该理解，讨论这些实施方式只是为了使得本领域技术人员能够更好地理解从而实现本文描述的主题，并非是对权利要求书中所阐述的保护范围、适用性或者示例的限制。可以在不脱离本公开的保护范围的情况下，对所讨论的元素的功能和排列进行改变。各个示例可以根据需要，省略、替代或者添加各种过程或组件。例如，所描述的方法可以按照与所描述的顺序不同的顺序来执行，以及各个步骤可以被添加、省略或者组合。另外，相对一些示例所描述的特征在其它示例中也可以进行组合。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定的特征、结构或特性。此外，这样的措辞用语未必是指相同的实施例。另外，在结合实施例描述特定的特征、结构或特性时，结合明确或未明确描述的其它实施例实现此类特征、结构或特性应在相关领域技术人员的知识范围之内。
通常，可以至少部分地由使用的语境来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，还可以将诸如“一”、“一个”或“该”的词语理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……之上”和“在……上方”，使得“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，并且使得“在……之上”或者“在……上方”不仅包含在某物之上或上方的含义，还包含在某物之上或上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶部上的材料可以被图案化，或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶片等的非导电材料制成。
在存储阵列和CMOS阵列被制造到不同衬底上并且键合到一起形成的3D存储器装置中，为了形成存储阵列中的存储单元与CMOS阵列中的外围电路之间的电连接和/或3D存储器装置与外部电路之间的电连接，需要形成各种接触结构。例如，所述接触结构包括连接至存储阵列中的半导体层的源极触点和连接至CMOS阵列中的外围电路的接触结构。
图1(a)-1(e)是示出了一种根据本公开实施例用于在3D存储器装置100中形成接触结构的制造工艺，所述接触结构包括连接至第一半导体结构(也可以被称为存储阵列)103中的半导体层152的源极触点118和连接至第二半导体结构(也可以被称为CMOS阵列)107中的外围电路的第二接触结构116，其中，外部电源能够经由源极触点118连接至所述半导体层152，半导体层152与第一半导体结构103中的NAND存储器串117的半导体沟道接触，从而能够对NAND存储器串117的源极端施加源极电压。
如图1(a)中所示，在将第一半导体结构103和第二半导体结构107键合在一起并且移除第一半导体结构103的衬底之后，在移除第一半导体结构103的衬底暴露出的绝缘层153上方涂布光刻胶101，通过图案化工艺图案化出穿过光刻胶101至绝缘层153的开口154。在一些实施例，绝缘层153的材料可以包括氧化硅，但不限于此。
如图1(b)中所示，利用图1(a)中的开口154作为掩模，选择适当的干法蚀刻和/或湿法蚀刻工艺，蚀刻绝缘层153和半导体层152，直至暴露出第一接触结构115的端部，以形成开口154’。在一些实施例中，半导体层152可以为掺杂多晶硅层。
如图1(c)中所示，在绝缘层153上沉积电介质材料以形成电介质层158，此时开口154’也填满电介质材料，例如氮氧化硅。然后，与图1(a)中一样，在电介质层158上涂布光刻胶101，并且通过图案化工艺图案化出穿过光刻胶101至电介质层158的开口155。
如图1(d)中所示，利用图1(c)中的开口155作为掩模，选择适当的干法蚀刻和/或湿法蚀刻工艺，蚀刻电介质层158和绝缘层153，直至暴露出半导体层152，以形成开口155’。之后，通过适当的干法蚀刻和/或湿法蚀刻工艺，蚀刻掉剩下的电介质材料，以露出开口154’。
如图1(e)中所示，利用金属材料填充开口154’和开口155’，以形成连接至第一接触结构115的第二接触结构116以及连接至半导体层152的源极触点118。在一些实施例中，所述金属的材料包括钨，但不限于此。在一些实施例中，利用金属材料填充开口154’和开口155’可以是由一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。
如图1(a)-1(e)中所示，为了形成通过第一接触结构115连接至第二半导体结构107中的外围电路(图中未示出)的第二接触结构116，第二接触结构116需要“贯穿”用作对NAND存储器串117施加源极电压的阵列共源极的半导体层152，从而连接至位于半导体层152下方的第一接触结构115，其中第一接触结构115可以进一步连接至第二半导体结构107中的外围电路。另外，为了形成连接至半导体层152的源极触点118，源极触点118只需停留在半导体层152上而无需“贯穿”半导体层152。
在图1(a)-1(e)所示的制造工艺中，为了形成第二接触结构116和源极触点118，需要两个掩模并且执行两次光刻工艺。由于掩模的价格昂贵，因此利用图1(a)-1(e)中所示的制造工艺来形成第二接触结构116和源极触点118的工艺相对复杂并且成本相对较高。
图2(a)-2(f)是示出了一种根据本公开另一实施例用于在3D存储器装置200中形成接触结构的制造工艺，所述接触结构包括连接至第一半导体结构(存储阵列)203中的第一半导体层252的源极触点218和经由互连结构连接至第二半导体结构(CMOS阵列)207中的外围电路的第二接触结构216，其中，外部电源(未示出)能够经由源极触点218连接至第一半导体层252，第一半导体层252与第一半导体结构203中的NAND存储器串217的半导体沟道接触，从而能够对NAND存储器串217的源极端施加源极电压。
如图2(a)中所示，第一半导体结构203和第二半导体结构207键合，第一半导体结构203具有阵列区域108和外围区域110。如图2(a)中所示，第一半导体结构203在键合界面209处与第二半导体结构207键合。第二半导体结构207可以包括衬底202、器件层204、互连层205和键合层206。第一半导体结构203可以包括衬底201、键合层208、互连层210和阵列堆叠体212。阵列堆叠体212可以包括电介质层250、牺牲半导体层251、绝缘层256、半导体层257以及多个交替的栅极导电层239和电介质层240。阵列堆叠体212还可以包括在多个交替的栅极导电层239和电介质层240中垂直延伸的NAND存储器串217的阵列。第一半导体结构203还可以包括垂直延伸穿过电介质层250和牺牲半导体层251并且耦接至互连层210的一个或多个第一接触结构215。NAND存储器串217可以位于阵列区域108中，并且第一接触结构215可以位于外围区域110中。
为了形成第一半导体结构203，首先在衬底201上依次形成电介质层250、牺牲半导体层251、绝缘层256和半导体层257。衬底201可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底，衬底可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。在一些实施例中，电介质层250、牺牲半导体层251、绝缘层256和半导体层257可以是由一种或多种薄膜淀积工艺形成的，所述薄膜淀积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。在一些实施例中，电介质层250可以包括氧化硅。在一些实施例中，牺牲半导体层251可以包括多晶硅，但不限于此。在一些实施例中，在衬底201和牺牲半导体层251之间可以没有电介质层250，也就是说，牺牲半导体层251直接位于衬底201上。在一些实施例中，绝缘层256可以包括氧化硅，但不限于此。在一些实施例中，半导体层257可以包括多晶硅，但不限于此。
然后，在半导体层257之上形成堆叠结构，例如，包括多个交替的栅极导电层239和电介质层240的堆叠结构。在一些实施例中，在半导体层257上形成包括交替的牺牲层(未示出)和电介质层的电介质堆叠体。在一些实施例中，牺牲层例如包括氮化硅，电介质层例如包括氧化硅。交替的牺牲层和电介质层可以是由一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。之后，可以通过栅极替代工艺形成堆叠结构，例如，通过使用相对于电介质层具有选择性的湿法/干法蚀刻对牺牲层进行蚀刻并且利用导电层填充所产生的凹陷以替代牺牲层。在一些实施例中，所述导电层可以包括金属层，例如，W层。应当理解，在一些实施例中，堆叠结构还可以是通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)形成的，而不需要栅极替代工艺。如图2(a)中所示，栅极导电层239可以作为字线横向延伸，以在位于作为阵列区域108的一部分的阶梯区域的阵列堆叠体212中形成一个或多个阶梯结构。可以形成垂直延伸并且落在阶梯结构上的多个字线接触结构237，从而在栅极导电层239与将要形成的互连层210之间形成电连接。
可以在阵列堆叠体212中形成NAND存储器串217。NAND存储器串217垂直延伸穿过堆叠结构，并且NAND存储器串217的源极端与牺牲半导体层251接触。在一些实施例中，形成NAND存储器串217的制作过程包括使用干法蚀刻和/或湿法蚀刻(例如，深反应离子蚀刻(DRIE))形成穿过堆叠结构并且进入牺牲半导体层251的沟道孔，随后使用诸如ALD、CVD、PVD或其任意组合的薄膜沉积工艺以多个层填充沟道孔，例如，所述多个层可以是存储器膜(例如，隧穿层、存储层和阻挡层)和半导体沟道。
在一些实施例中，在NAND存储器串217的阵列之上形成互连层210。互连层210可以包括位于一个或多个层间电介质(ILD)层当中的多个互连。互连层210可以包括位于一个或多个ILD层中的中道工序(MEOL)互连和/或后道工序(BEOL)互连，从而形成与NAND存储器串217的电连接。互连层210中的互连还包括诸如位线接触结构和字线接触结构的局部互连。在一些实施例中，互连层210包括通过多种工艺形成的多个ILD层以及其内的互连。例如，互连层210中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任意组合。所述ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合，并且所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。所例示的ILD层和互连可以被统称为互连层210。在一些实施例中，互连层210中的互连可以包括W。
在一些实施例中，在互连层210之上形成键合层208。键合层208可以包括被电介质包围的多个键合触点231。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层210的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。之后，可以通过首先使用图案化工艺(对所述电介质层当中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过所述电介质层的接触孔而形成穿过所述电介质层并且与互连层210中的互连接触的键合触点231。然后可以利用导体(例如，Cu)填充所述接触孔。
为了形成第二半导体结构207，在衬底202之上形成器件层204。器件层204可以包括位于衬底202上的多个晶体管(图中未示出)。衬底202可以是具有单晶硅的硅衬底。所述晶体管可以是通过多种工艺形成的，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺。这些晶体管可以起着用于控制NAND存储器串217的外围电路的部分或全部作用。应当理解，用于制造晶体管的细节可以根据晶体管的类型而变化，因而未给出其详尽细节，以便于描述。
在一些实施例中，在器件层204之上形成互连层205。互连层205可以包括位于一个或多个ILD层中的多个互连。互连层205可以包括位于多个ILD层中的MEOL互连和/或BEOL互连，从而实现与器件层204中的晶体管的电连接。在一些实施例中，互连层205可以包括通过多种工艺形成的多个ILD层以及其内的互连。互连层205中的ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。所例示的ILD层和互连可以被统称为互连层205。在一些实施例中，互连层205中的互连包括W。
在一些实施例中，在互连层205之上形成键合层206。键合层206可以包括被电介质包围的多个键合触点233。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层205的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。之后，可以通过首先使用图案化工艺(对所述电介质层当中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过所述电介质层的接触孔而形成穿过所述电介质层并且与互连层205中的互连接触的键合触点233。可以利用导体(例如，Cu)填充所述接触孔。
如图2(a)中所示，使第一半导体结构203(例如，阵列堆叠体212和穿过其形成的NAND存储器串217)上下颠倒。使朝下的键合层208与朝上的键合层206键合，即，按照面对面的方式，由此形成键合界面209。也就是说，键合层208中的键合触点231与键合层206中的键合触点233在键合界面209处键合。在一些实施例中，在键合之前对键合表面进行表面处理，例如，等离子体处理、湿法处理和/或局部热处理。作为键合(例如，混合键合)的结果，可以使位于键合界面209的相对两侧上的键合触点231和键合触点233相互融合。在键合之后，键合层208中的键合触点231与键合层206中的键合触点233对准并且相互接触，使得第一接触结构215和NAND存储器串217能够通过横跨键合界面209的键合接触耦接至器件层204中的晶体管。
如图2(b)所示，去除衬底201，暴露电介质层250。如图2(b)所示，衬底201的去除也使得外围区域110中的第一接触结构215的端部露出。在一些实施例中，衬底201的去除包括任何适当的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)和/或平坦化工艺(例如，化学机械抛光或CMP)。
如图2(c)所示，通过选择性湿法蚀刻移除在外围区域110和阵列区域108处暴露出来的电介质层250和牺牲半导体层251(在没有电介质层250的情况下移除牺牲半导体层251)，以使得第一接触结构215和NAND存储器串217的源极端突起。如图2(c)所示，在移除电介质层250和牺牲半导体层251的同时，部分存储器膜(例如，隧穿层、存储层和阻挡层)也被去除，从而暴露出半导体沟道的一部分。
如图2(d)所示，在通过移除电介质层250和牺牲半导体层251暴露出的绝缘层256的表面上沉积第一半导体252并且平坦化第一接触结构215和第一半导体层252。在一些实施例中，通过一种或多种薄膜沉积工艺在绝缘层256的表面上沉积第一半导体252，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。在一些实施例中，第一半导体层252为掺杂多晶硅层，但本实施例不限于此。在一些实施例中，所述平坦化工艺包括但不限于例如化学机械研磨。通过化学机械研磨，可以将第一半导体层252控制在期望的厚度，例如30nm-300nm。
如图2(e)中所示，在第一半导体层252上沉积绝缘材料，从而形成第二绝缘层253。所述绝缘材料例如可以包括氧化硅、氮化硅、氮氧化硅和/或其他低k电介质。在一些实施例中，可以通过一种或多种薄膜沉积工艺在第一半导体层252上沉积第二绝缘层253，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任意组合。在一些实施例中，在沉积第二绝缘层253之后，执行图案化工艺(对第二绝缘层253当中的绝缘材料的光刻以及干法/湿法蚀刻)，以同时在第二绝缘层253中与第一接触结构215对应的位置以及将要形成源极触点218位置处形成开口254、255。在图2(e)中，开口254、255是在同一图案化过程中形成的，因此与根据图1(a)-1(e)的实施例相比只需要一个掩模。
如图2(f)中所示，利用金属材料填充开口254、255以形成连接至第一接触结构215的第二接触结构216和连接至第一半导体层252的源极触点218。在一些实施例中，所述金属材料包括钨，但是应理解，所述金属材料可以为其他金属。
在形成连接至第一接触结构215的第二接触结构216和连接至第一半导体层252的源极触点218之后，还可以分别形成导电连接至第二接触结构216的第一接触焊盘219和导电连接至源极触点218的第二接触焊盘221。在一些实施例中，第一和第二接触焊盘219、221可以包括铝，但是应理解，本公开不限于此，第一和第二接触焊盘219、221也可以由其他金属材料制成。形成第一和第二接触焊盘219、221的步骤可以包括在第二绝缘层253上沉积一绝缘层，然后通过例如湿法蚀刻工艺在该绝缘层中与第一和第二接触焊盘219、221对应的位置处形成开口，最后利用适当的金属材料填充开口以形成第一和第二接触焊盘219、221。应注意，图2(f)中未示出用于对第一和第二接触焊盘219、221进行电隔离的绝缘材料。
与图1(a)-1(e)所示的制造工艺相比，在图2(a)-2(f)所示的制造工艺中，为了形成连接至第一接触结构215的第二接触结构216以及连接至第一半导体层252的源极触点218，只需要一块掩模并且执行一次光刻工艺就能够同时形成第二接触结构216和源极触点218，从而简化工艺并且节省成本。
图3是示出了一种根据本公开实施例用于在3D存储器装置中形成接触结构的方法300的流程图。应当理解，方法300中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图3所示的顺序执行的。
参考图3，方法300开始于操作310，在该操作中，形成第一半导体结构，所述第一半导体结构包括：第一半导体层、设置于所述第一半导体层的第一表面上的堆叠结构、设置于所述第一半导体层和所述堆叠结构上的第一绝缘层以及贯穿所述第一绝缘层和所述第一半导体层的第一接触结构。图2(d)示出了对应结构，只不过还包括与第一半导体结构203键合的第二半导体结构207。
在操作320中，在所述第一半导体层的与所述第一表面相对的第二表面上形成第二绝缘层。图2(e)示出了对应结构，只不过还示出了用于在第二绝缘层253中形成第二接触结构216和源极触点218的开口254、255。
在操作330中，同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。图2(f)示出了对应结构，只不过还示出了连接至第二接触结构216和源极触点218的第一和第二接触焊盘219、221。
图4是示出了一种根据本公开实施例的3D存储器装置400的截面图。如图4中所示，3D存储器装置400包括在垂直方向上在不同平面中堆叠设置的存储阵列403和CMOS阵列407。
如图4中所示，存储阵列403和CMOS阵列407在键合界面409处面对面键合。CMOS阵列407可以包括衬底402以及位于衬底402之上并且与衬底402接触的器件层404。衬底402可以包括硅(例如，单晶硅，即c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的半导体材料。在一些实施例中，器件层404包括外围电路(图4中未示出)。外围电路可以包括用于有助于存储阵列403中的存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或电压发生器中的一者或多者。在一些实施例中，外围电路包括多个晶体管，并且这些晶体管可以包括例如平面晶体管和3D晶体管。
如图4中所示，CMOS阵列407还包括位于器件层404之上的互连层405，以传递通往和来自器件层404中的外围电路的电信号。如图4中所示，互连层405可以在垂直方向上位于键合界面409与器件层404之间。互连层405可以包括多个互连，包括横向线路和过孔。所述互连可以耦接至器件层404中的外围电路的晶体管。互连层405还可以包括一个或多个层间电介质(ILD)层，所述横向线路和过孔可以形成于所述ILD层中。也就是说，互连层405可以包括位于一个或多个ILD层中的横向线路和过孔。在一些实施例中，器件层404中的器件通过互连层405中的互连相互耦接。互连层405中的互连可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任意组合。互连层405中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任意组合。
如图4中所示，CMOS阵列407还包括位于互连层405之上并与互连层405接触的键合层406。键合层406可以包括多个键合触点433以及对键合触点433电隔离的电介质。键合触点433可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任意组合。在一些实施例中，键合层406的键合触点433包括Cu。键合层406的其余区域可以是利用电介质形成的，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。键合层406中的键合触点433和周围电介质可以用于混合键合(又称为“金属/电介质混合键合”)，混合键合是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属(例如，Cu对Cu)键合和电介质-电介质(例如，SiO2对SiO2)键合。
如图4中所示，存储阵列403可以包括位于键合界面409之上并与键合界面409接触的键合层408，例如，键合层408相对于CMOS阵列407中的键合层406位于键合界面409的相对侧上。键合层408可以包括多个键合触点431以及对键合触点431电隔离的电介质。键合触点431可以包括导电材料，例如，Cu。键合层408的其余区域可以是利用电介质材料形成的，例如，氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。键合层408中的键合触点431和周围电介质可以用于混合键合。在一些实施例中，键合界面409是键合层408和键合层406相遇并键合的地方。在实践当中，键合界面409可以是包括键合层406的顶表面和键合层408的底表面的具有一定厚度的层。
如图4中所示，存储阵列403还包括位于键合层408之上并与键合层408接触的互连层410，以传递电信号。互连层410可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施例中，互连层410中的互连还包括诸如位线接触结构和字线接触结构的局部互连。互连层410还包括一个或多个ILD层，横向线路和过孔可以形成于所述一个或多个ILD层中。互连层410中的互连可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任意组合。互连层410中的一个或多个ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。
如图4中所示，存储阵列403可以包括位于互连层410之上并且与互连层410接触的阵列堆叠体412，阵列堆叠体412包括存储器单元阵列，例如，NAND存储器串417的阵列。每一NAND存储器串417垂直延伸穿过多对栅极导电层439和电介质层440。堆叠设置并且交替的栅极导电层439和电介质层440在文中又被称为堆叠结构。除了堆叠结构的顶部或底部处之外，每个栅极导电层439可以邻接两侧上的两个电介质层440，并且每个电介质层440可以邻接两侧上的两个栅极导电层439。栅极导电层439可以均具有相同的厚度或不同的厚度。类似地，电介质层440可以均具有相同的厚度或不同的厚度。栅极导电层439可以作为字线横向延伸，以在阵列堆叠体412中形成一个或多个阶梯结构。位于作为阵列区域108的一部分的阶梯区域中的阶梯结构可以与用于对栅极导电层439施加电压的多个字线接触结构437接触。
阵列堆叠体412中的由栅极导电层439和电介质层440构成的对的数量可以是决定存储器单元阵列中的存储器单元的数量的因素之一。栅极导电层439可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。在一些实施例中，栅极导电层439可以包括金属层，例如，钨层。在一些实施例中，栅极导电层439可以包括掺杂多晶硅层。在一些实施例中，电介质层440可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
如图4所示，每一NAND存储器串417包括垂直延伸穿过堆叠结构的沟道结构。在一些实施例中，沟道结构包括以半导体材料(例如，作为半导体沟道)和电介质材料(例如，作为存储器膜)填充的沟道孔。在一些实施例中，半导体沟道包括硅，例如，多晶硅。在一些实施例中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形形状)。在一些实施例中，半导体沟道、隧穿层、存储层和阻挡层按此顺序从柱的中间向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅或其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。在一些实施例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。沟道结构可以进一步包括位于NAND存储器串417的漏极端上的沟道插塞。沟道插塞可以包括多晶硅并且可以与半导体沟道接触。在一些实施例中，每一NAND存储器串417是“电荷捕获”型NAND存储器串。应当理解，NAND存储器串417不限于“电荷捕获”型NAND存储器串，并且在其他实施例中可以是“浮栅”型NAND存储器串。
在一些实施例中，NAND存储器串417可以没有位于其源极端上的任何半导体插塞。相反，阵列堆叠体412包括位于堆叠结构之上并且与NAND存储器串417的源极端接触的第一半导体层452。第一半导体层452可以在每一NAND存储器串417的源极端与沟道结构的半导体沟道的侧壁接触。第一半导体层452可以包括半导体材料，例如，掺杂多晶硅。在一些实施例中，第一半导体层452可以掺有N型掺杂剂，例如磷和/或砷。在一些实施例中，第一半导体层452和位于缝隙结构中的源极接触部(未示出)一起充当阵列共源极(ACS)，以(例如)在擦除操作期间经其向NAND存储器串417的源极端施加擦除电压。另外，如图4中所示，在第一半导体层452的面向堆叠结构的表面上设置有第三绝缘层456，并且在第三绝缘层456和堆叠结构之间还设置有第二半导体层457。
如图4中所示，在存储阵列403的外围区域110中，存储阵列403还包括一个或多个第一接触结构415，所述一个或多个第一接触结构415垂直延伸穿过第一半导体层452、第三绝缘层456和第二半导体层457并且耦接至互连层410中的互连，以实现与CMOS阵列407中的外围电路的电连接。在一些实施例中，第一接触结构415可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任意组合。在一些实施例中，第一接触结构415包括W。在一些实施例中，第一接触结构415中的每一个可以是具有微米量级的深度的穿硅通孔(TSC)。
如图4中所示，存储阵列403还包括位于第一半导体层452之上并且与第一半导体层452接触的第二绝缘层453。也就是说，第一半导体层452在垂直方向上设置在第二绝缘层453和NAND存储器串417之间。第二绝缘层453中包括直接位于第一接触结构415之上并且与第一接触结构415接触的第二接触结构416以及与第一半导体层452接触的多个源极触点418。如图4中所示，存储阵列403还包括位于第二接触结构416之上并且与第二接触结构416接触的第一接触焊盘419、位于源极触点418之上并且与源极触点418接触的第二接触焊盘421。
在一些实施例中，第一和第二接触焊盘419、421能够在3D存储器装置400与外部装置之间传输电信号。在一些实施例中，第二绝缘层453可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、低k电介质材料或其任意组合。第二绝缘层453可以是单层结构或多层结构。在一些实施例中，第二接触结构416、第一和第二接触焊盘419、421以及源极触点418可以均包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。
图5示出了根据本公开的一些方面具有存储器器件的示例性系统500的框图。系统500可以是移动电话、台式电脑、膝上型电脑、平板电脑、车载电脑、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备，增强现实(AR)设备、或者其中具有存储器器件的任何其它适当的电子设备。如图5所示，系统500可以包括主机508和具有一个或多个存储器器件504和存储器控制器506的存储器系统502。主机508可以是诸如中央处理单元(CPU)的电子设备的处理器，或诸如应用处理器(AP)的片上系统(SoC)。主机508可以被配置为向存储器器件504发送数据或者从存储器器件504接收数据。为了向存储器器件504发送数据或者从存储器器件504接收数据，除了数据之外，主机508还可以向存储器系统502发送指令。
存储器器件504可以是本公开中公开的任何存储器器件，如上面所详细公开的3D存储器装置400。
根据一些实施方式，存储器控制器506耦接到存储器器件504和主机508，并且被配置为控制存储器器件504。存储器控制器506可以管理存储在存储器器件504中的数据，并且与主机508进行通信。在一些实施方式中，存储器控制器506被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算机、数字相机、移动电话之类的电子设备中使用的其它介质。在一些实施方式中，存储器控制器506被设计用于高占空比环境SSD或用作用于诸如智能手机、平板电脑、膝上型电脑等的移动设备的数据存储器的嵌入式多媒体卡(eMMC)以及企业存储阵列中的操作。存储器控制器506可以被配置为控制存储器器件504的操作(例如，读取、擦除和编程操作)。例如，基于从主机508接收的指令，存储器控制器506可以传输诸如编程命令、读取命令、擦除命令等等的各种命令到存储器器件504，以控制存储器器件504的操作。
存储器控制器506还可以被配置为管理关于存储或者将要存储在存储器器件504中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等等。在一些实施方式中，存储器控制器506还被配置为处理关于从存储器器件504读取或写入到存储器器件504的数据的误差校正码(ECC)。存储器控制器506也可以执行任何其它适当的功能，例如，格式化存储器器件504。存储器控制器506可以根据特定的通信协议与外部设备(例如，主机508)进行通信。例如，存储器控制器506可以通过以下各种接口协议中的至少一种与外部设备进行通信：例如，USB协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
可以将存储器控制器506和一个或多个存储器器件504集成到各种类型的存储设备中，例如包括在同一封装(例如，通用闪存(UFS)封装或eMMC封装)中。也就是说，存储器系统502可以被实现并封装到不同类型的终端电子产品中。在如图6A所示的一个示例中，可以将存储器控制器506和单个存储器器件504集成到存储器卡602中。存储器卡602可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡602还可以包括将存储器卡602与主机(例如，图5中的主机508)耦接的存储器卡连接器604。在如图6B所示的另一示例中，可以将存储器控制器506和多个存储器器件504集成到SSD 606中。SSD606还可以包括将SSD 606与主机(例如，图5中的主机508)耦接的SSD连接器608。在一些实施方式中，SSD 606的存储容量和/或操作速度大于存储器卡602的存储容量和/或操作速度。
根据本公开的实施例，在移除第一半导体结构203的衬底并且经过后续的蚀刻、沉积和平坦化工艺，使得在第一半导体结构203的外围区域110中形成的第一接触结构215与用作对NAND存储器串217施加源极电压的阵列共源极的第一半导体层252平齐，所以能够通过图案化工艺在第一半导体层252上沉积的第二绝缘层253中形成开口，利用导电金属填充所述开口以同时形成贯穿所述第二绝缘层253的第二接触结构216和源极触点218。因此，只需要一个掩模执行一次光刻工艺就能够同时形成连接至所述第一半导体层252的源极触点218以及连接至所述第一接触结构215的第二接触结构216，从而简化工艺并且大大节省成本。
需要说明的是，描述上述各流程和各中间步骤的步骤不是必须的，可以根据实际需要忽略或添加某些步骤。各步骤的执行顺序也不是固定的，可以根据需要进行确定。例如，图2(a)中所示的将存储阵列203键合到CMOS阵列207可以在形成连接至用作对NAND存储器串217施加源极电压的阵列共源极的第一半导体层252的源极触点218以及连接至第一接触结构215的第二接触结构216之后执行。
本公开的上述描述被提供来使得本领域任何普通技术人员能够实现或者使用本公开。对于本领域普通技术人员来说，对本公开进行的各种修改是显而易见的，并且，也可以在不脱离本公开的保护范围的情况下，将本文所定义的一般性原理应用于其它变型。因此，本公开并不限于本文所描述的示例和设计，而是与符合本文公开的原理和新颖性特征的最广范围相一致。

Claims (25)

1.一种用于制造半导体器件的方法，包括：
形成第一半导体结构，所述第一半导体结构包括：第一半导体层、设置于所述第一半导体层的第一表面上的堆叠结构、设置于所述第一半导体层和所述堆叠结构上的第一绝缘层以及贯穿所述第一绝缘层和所述第一半导体层的第一接触结构；
在所述第一半导体层的与所述第一表面相对的第二表面上形成第二绝缘层；以及
同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
2.根据权利要求1所述的方法，所述第一半导体结构包括贯穿所述堆叠结构的沟道结构，所述沟道结构包括功能层和半导体沟道，所述半导体沟道与所述第一半导体层接触。
3.根据权利要求2所述的方法，形成所述第一半导体层包括：
提供衬底；
在所述衬底上形成牺牲半导体层，所述堆叠结构设置在所述牺牲半导体层的第一表面上，所述第一接触结构贯穿所述第一绝缘层和所述牺牲半导体层；
去除所述衬底和所述牺牲半导体层，去除部分所述功能层并暴露部分所述半导体沟道；以及
沉积所述第一半导体层。
4.根据权利要求1所述的方法，在形成所述第二绝缘层之前还包括：
形成第二半导体结构；以及
键合所述第一半导体结构和所述第二半导体结构。
5.根据权利要求4所述的方法，其中，形成所述第二半导体结构包括在衬底之上形成外围电路，所述外围电路包括多个晶体管。
6.根据权利要求5所述的方法，其中，在键合所述第一半导体结构和所述第二半导体结构之后，所述第一接触结构经由互连结构连接至所述第二半导体结构中的所述晶体管。
7.根据权利要求1所述的方法，其中，所述第一半导体层包括掺杂多晶硅。
8.根据权利要求1所述的方法，其中，所述同时形成贯穿所述第二绝缘层的第二接触结构和源极触点包括：
对所述第二绝缘层进行图案化，以在所述第二绝缘层中与所述第一接触结构对应的位置以及与所述第一半导体层对应的位置形成开口；以及
在所述开口内填充金属材料以分别形成所述第二接触结构和所述源极触点。
9.根据权利要求8所述的方法，其中，所述金属材料包括钨。
10.一种用于制造半导体器件的方法，包括
形成牺牲半导体层；
在所述牺牲半导体层的第一表面上形成堆叠结构；
形成贯穿所述堆叠结构至所述牺牲半导体层的沟道结构，所述沟道结构包括功能层和半导体沟道；
在所述堆叠结构和所述牺牲半导体层上形成第一绝缘层；
形成贯穿所述第一绝缘层和所述牺牲半导体层的第一接触结构；
去除所述牺牲半导体层以及部分所述功能层，以暴露部分所述半导体沟道；以及
沉积第一半导体层，所述第一半导体层和所述半导体沟道接触。
11.根据权利要求10所述的方法，还包括：
在所述第一半导体层的远离所述堆叠结构的第二表面上形成第二绝缘层；以及
同时形成贯穿所述第二绝缘层的第二接触结构和源极触点，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
12.一种半导体器件，包括：
第一半导体结构，所述第一半导体结构包括阵列区域和外围区域，所述第一半导体结构包括：
位于所述阵列区域和所述外围区域的第一半导体层；
位于所述阵列区域中的所述第一半导体层的第一表面上的堆叠结构；
位于所述外围区域的所述第一半导体层和所述堆叠结构上的第一绝缘层；
贯穿所述第一绝缘层和所述第一半导体层的第一接触结构；
位于所述第一半导体层的与所述第一表面相对的第二表面上的第二绝缘层；以及
贯穿所述第二绝缘层的第二接触结构和源极触点，其中，所述源极触点与所述第一半导体层接触，所述第二接触结构与所述第一接触结构接触。
13.根据权利要求12所述的半导体器件，还包括与所述第一半导体结构键合的第二半导体结构。
14.根据权利要求13所述的半导体器件，其中，所述第二半导体结构包括衬底和设置于所述衬底上的外围电路，所述外围电路包括多个晶体管。
15.根据权利要求14所述的半导体器件，其中，所述第一接触结构经由互连结构连接至所述晶体管。
16.根据权利要求12所述的半导体器件，其中，所述第一半导体结构包括贯穿所述堆叠结构的沟道结构，所述沟道结构包括功能层和半导体沟道，所述半导体沟道与所述第一半导体层接触。
17.根据权利要求12所述的半导体器件，所述半导体器件还包括第三绝缘层和第二半导体层，所述第三绝缘层设置在所述第一半导体层的所述第一表面上，并且所述第二半导体层设置在所述第三绝缘层和所述堆叠结构之间。
18.根据权利要求12所述的半导体器件，其中，所述第一半导体层包括掺杂多晶硅。
19.根据权利要求12所述的半导体器件，其中，所述第一绝缘层包括氧化硅、氮化硅、氮氧化硅中的任意一种或其组合。
20.根据权利要求12所述的半导体器件，其中，所述第二绝缘层包括氧化硅、氮化硅、氮氧化硅和/或其他低k电介质。
21.根据权利要求12所述的半导体器件，其中，所述第二接触结构和所述源极触点的材料包括钨。
22.根据权利要求12所述的半导体器件，还包括分别与所述第二接触结构和所述源极触点导电连接的接触焊盘。
23.根据权利要求22所述的半导体器件，其中，所述接触焊盘的材料包括铝。
24.一种存储器系统，包括：
存储器器件，被配置为存储数据并且包括根据权利要求12-23中的任一项所述的半导体器件；以及
存储器控制器，耦接到所述存储器器件并且被配置为控制所述存储器器件。
25.根据权利要求24所述的存储器系统，还包括主机，所述主机耦接到所述存储器控制器并且被配置为发送或接收数据。
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