CN114142855A - 嵌套的延时锁定环 - Google Patents

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Abstract

本发明公开了嵌套的延时锁定环，属于芯片设计技术领域，包括芯片电路环路中两个互相嵌套的延时锁定环(DLL)，第一个延时锁定环(DLL1)能够使数模转换器(DAC)的输出与输入差分时钟(CLKP和CLKN)同步，第二个延时锁定环(DLL2)能够产生与输入差分时钟(CLKN)同频的时钟，进而实现芯片电路环路系统时钟或信号通路总延时的最小化；本发明，通过将芯片电路环路中的两个延时锁定环(DLL)进行互相嵌套，既满足了各自环路时钟和信号的同步要求，又达到芯片电路环路系统总延时最小化的设计目标。

Description

嵌套的延时锁定环
技术领域
本发明属于芯片设计技术领域，具体涉及嵌套的延时锁定环。
背景技术
在有线通信和大规模数字电路等领域中，时钟同步和延时控制是非常重要也十分困难的专业技术。随着通信速度、数字处理器频率的不断提高，尤其是涉及到不同的芯片之间构成的信号和时钟环路时，同步通信或数字计算的延时控制变得更为复杂和具有挑战性。
如本发明的一个应用例子，在产生数模转换器(DAC：digital-to-analogconverter)所需多相时钟的同时，还要求DAC输出与片外输入时钟同步。在类似的芯片设计时经常遇到的问题是：使用多个独立的延时锁定环(DLL：delay locked loop)来满足系统对时钟及信号的同步要求时，却增加了时钟或信号通路的总延时。因此，为了应对此类芯片更高的同步和延时要求，需要有更新更好的设计技术和结构。
发明内容
本发明的目的在于针对上述问题，提出了嵌套的延时锁定环(Nested DLL)结构，即在芯片的电路设计中通过两个DLL之间的互相嵌套，既满足了各自环路时钟和信号的同步要求，又达到系统总延时最小化的设计目标，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：嵌套的延时锁定环，包括在芯片电路环路中两个互相嵌套的延时锁定环(DLL)，第一个延时锁定环(DLL1)能够使数模转换器(DAC)的输出与输入差分时钟(CLKP和CLKN)同步，第二个延时锁定环(DLL2)能够产生与输入差分时钟(CLKN)同频的时钟，进而实现芯片电路环路系统时钟或信号通路总延时的最小化。
进一步地，芯片电路环路中还使用一个与数模转换器(DAC)相匹配的伪DAC单元(dummy DAC cell)，来输出产生第一个延时锁定环(DLL1)的反馈相位。
进一步地，第一个延时锁定环(DLL1)的环路总延时等于一个输入时钟周期，它包含了三部分的模块延时，即约占20％周期的数模转换器(DAC)使能，占30％周期的VCDL2_dummy，以及占剩下的约50％周期的VCDL1。
进一步地，当第二个延时锁定环(DLL2)的环路延时锁定在一个时钟周期时，在不考虑延时单元之间的失配，VCDL2_dummy的延时为30％时钟周期。
进一步地，数模转换器(DAC)的输出可以是波形可编程的电流，用于驱动LED灯、激光发射器等负载。
与现有技术相比，本发明的有益效果是：
(1)本发明通过创造性的电路和系统结构，满足了新实施例的芯片设计要求；
(2)本发明同时解决了内部多相时钟的产生，和芯片最终输出信号与输入时钟只延后一个时钟周期的同步；
(3)本发明包含了嵌套的延时锁定环的理论分析和仿真，既阐述了原理，又证明了性能；
(4)基于本发明嵌套的延时锁定环的原理和实施例子，可以在未修改或稍加修改后用于更广泛的芯片时钟及信号同步的设计中；
(5)本发明嵌套的延时锁定环结构，兼具在芯片上实现的便利性和可靠性。
附图说明
图1是本发明嵌套的延时锁定环的功能模块图；
图2是本发明嵌套的延时锁定环的z域模型；
图3是本发明应用实例中的单独DLL2模型；
图4是包含伪延时模块的DLL2模型；
图5是嵌套了DLL1的DLL2模型；
图6是嵌套了DLL2的DLL1模型；
图7是单独或嵌套的DLL开环传输特性；
图8是单独或嵌套的DLL输入时钟抖动到输出的传输特性；
图9是嵌套的DLL1和DLL2延时线时钟抖动到输出的传输特性。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明嵌套的延时锁定环实施例的功能模块图。第一个延时锁定环(DLL1)的功能是为了使最终的20-相数模转换器(20-phase DAC)的输出与输入差分时钟(CLKP和CLKN)同步，并且环路总延时是最小值，即一个时钟周期；鉴于实际的DAC输出无法直接用作相位反馈，本发明使用了一个与其匹配的伪DAC单元(dummy DAC cell)的输出产生DLL1的反馈相位，第二个延时锁定环(DLL2)的功能是为了产生与输入差分时钟同频的20-相时钟。
实际上，这些相邻相差为18°的20-相时钟也可以看成是10-相差分时钟，分别控制着整体DAC里10个单元的使能；在本发明的实施例子中，DAC输出是波形可编程的电流，用于驱动LED灯、激光发射器等负载。
为了使DLL2的20个相位输出之间的相位差没有系统性失配(systematicmismatch)，在压控延时线1(VCDL1：voltage controlled delay line)和压控延时线2(VCDL2)之间插入了伪压控延时线2(VCDL2_dummy)，VCDL2由10个差分延时单元组成，而VCDL2_dummy包含3个相同的延时单元，其中，DLL1的环路总延时等于一个输入时钟周期，它包含了三部分的模块延时，即约占20％周期的DAC使能，占30％周期的VCDL2_dummy，以及占剩下的约50％周期的VCDL1(含5个差分延时单元)；当DLL2的环路延时锁定在一个时钟周期时，不考虑延时单元之间的失配，则VCDL2_dummy的延时为30％时钟周期。
需要说明的是，DLL1的工作原理：主要是通过调节VCDL1的延时来补偿DAC使能延时不确定的变化，最终使得DLL1的环路总延时保持在一个时钟周期。
图2是本发明嵌套的延时锁定环在离散时间域(discrete-time z-domain)的时钟抖动分析模型。模型中DLL1里三部分延时模块使用了图1标示的延时百分比；图2中Kdl1和Kdl2分别为压控延时线VCDL1和VCDL2的增益。
需要说明的是，因为采用与VCDL2相同的延时单元，VCDL2_dummy的延时为VCDL2的30％，所以其增益便是0.3Kdl2；以下主要是从理论上分析本发明嵌套的DLL的系统原理和特性，尤其是环路稳定性和时钟抖动的传输特性，同时为了分析方便，我们从部分到整体、逐步地分析和仿真本发明嵌套的DLL的应用实施例子。
图2中的时钟抖动(jitter)标识符号含义如下：
x1：DLL1的输入jitter，即芯片的输入差分时钟(CLKP和CLKN)的jitter
y1：DLL1的输出jitter，也就是芯片的最终DAC输出的jitter
x21：伪延时模块VCDL2_dummy的输入jitter
y21：伪延时模块VCDL2_dummy的输出jitter
x2：DLL2的输入jitter
y2：DLL2的输出jitter
图3是单独的DLL2的z域分析模型。其时钟抖动从输入x2到输出y2的闭环和开环的传输函数分别如下：
Ho2(z)＝L2(z)*Kdl2*z-1 (1)
Figure BDA0003395203720000041
图4是从DLL1环路看包含在其中的DLL2部分的模型。伪延时模块(VCDL2_dummy)的时钟抖动输入x21到输出y21的传输函数为：
Figure BDA0003395203720000042
从VCDL2_dummy的输入时钟抖动到DLL2的输出时钟抖动的开环及闭环传输函数分别为：
Ho2_dmy(z)＝Kdl2*L2(z)*[(1+0.3*z-0.3)*z-1-0.3*z-0.3] (4)
Figure BDA0003395203720000043
图5是嵌套了DLL1的DLL2的z域分析模型。由图2的整体模型可知，
x21＝x1*(1+L1(z)*Kdl1)*z-0.5-y2*L1(z)*Kdl1*z-0.7 (6)
设DLL1的输入时钟抖动x1＝0，则可以推导出从y2到x21的传递函数为：
Figure BDA0003395203720000051
进而，推导出从x1到y21的传递函数如下：
Figure BDA0003395203720000052
最后，是嵌套了DLL1的DLL2的开环及闭环传输函数分别如下：
Figure BDA0003395203720000053
Figure BDA0003395203720000054
图6是嵌套了DLL2的DLL1的z域分析模型。其开环及闭环传输函数分别如下：
Ho1(z)＝L1(z)*Kdl1*z-0.7*Hc2_dmy(z) (11)
Figure BDA0003395203720000055
为了进一步证实本发明的嵌套的DLL的环路稳定性，图7是各个环路时钟抖动的开环频率响应特性的
Figure BDA0003395203720000056
方真结果。仿真显示，单独的DLL2环路、包含伪延时模块VCDL2_dmy的DLL2_dmy环路、嵌套了DLL1的DLL2_all环路，以及嵌套了部分DLL2的DLL环路，都是稳定的；前述的所有4个DLL环路的相位裕度都是接近90°，而环路带宽都是大约1MHz。
图8前述四个DLL环路时钟抖动的输入到输出传输特性。该仿真结果显示，所有环路的传输过冲(peaking)不超过0.6dB。
图9所示为互相嵌套的DLL1和DLL2中延时线的时钟抖动到各自DLL输出的传输特性。两者都有着相近的高通滤波特点，且带宽均为预期的1MHz左右。
本发明的新时钟同步结构的特点是两个DLL嵌套时，既不互相影响环路的稳定性，又没有破坏各自的时钟抖动(clock jitter)传输特性。本发明通过对具体实施例子的分析与仿真，证实了其优异的性能和实用价值。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

Claims (5)

1.嵌套的延时锁定环，其特征在于，包括芯片电路环路中两个互相嵌套的延时锁定环(DLL)，第一个延时锁定环(DLL1)能够使数模转换器(DAC)的输出与输入差分时钟(CLKP和CLKN)同步，第二个延时锁定环(DLL2)能够产生与输入差分时钟(CLKN)同频的时钟，进而实现芯片电路环路系统时钟或信号通路总延时的最小化。
2.根据权利要求1所述的嵌套的延时锁定环，其特征在于，芯片电路环路中还使用一个与数模转换器(DAC)相匹配的伪DAC单元(dummy DAC cell)，来输出产生第一个延时锁定环(DLL1)的反馈相位。
3.根据权利要求1所述的嵌套的延时锁定环，其特征在于，第一个延时锁定环(DLL1)的环路总延时等于一个输入时钟周期，它包含了三部分的模块延时，即约占20％周期的数模转换器(DAC)使能，占30％周期的VCDL2_dummy，以及占剩下的约50％周期的VCDL1。
4.根据权利要求1所述的嵌套的延时锁定环，其特征在于，当第二个延时锁定环(DLL2)的环路延时锁定在一个时钟周期时，在不考虑延时单元之间的失配，VCDL2_dummy的延时为30％时钟周期。
5.根据权利要求1所述的嵌套的延时锁定环，其特征在于，数模转换器(DAC)的输出可以是波形可编程的电流，用于驱动LED灯、激光发射器等负载。
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