CN114141782A - 3d sonos存储器结构及工艺方法 - Google Patents

3d sonos存储器结构及工艺方法 Download PDF

Info

Publication number
CN114141782A
CN114141782A CN202111367553.7A CN202111367553A CN114141782A CN 114141782 A CN114141782 A CN 114141782A CN 202111367553 A CN202111367553 A CN 202111367553A CN 114141782 A CN114141782 A CN 114141782A
Authority
CN
China
Prior art keywords
layer
tube
selection
etching
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111367553.7A
Other languages
English (en)
Inventor
王宁
张可钢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202111367553.7A priority Critical patent/CN114141782A/zh
Publication of CN114141782A publication Critical patent/CN114141782A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种所述的3D SONOS存储器，其存储单元中包含选择管和存储管，其中每两个相邻的存储单元的选择管共用一个源区，所述的存储单元中的选择管的选择管栅极为沟槽型；所述选择管栅极同时还高于半导体衬底表面；存储管栅极位于选择管高于半导体衬底的选择管栅极两侧，作为两个相邻的存储单元的存储管栅极；所述存储管栅极的顶部还具有顶部介质层；所述的沟槽中的选择管栅极的高度与顶部介质层的上表面平齐；在所述存储管栅极两外侧的衬底中，分别具有所述两个相邻的存储单元的各自存储管的漏区。本发明还公开了所述3D SONOS存储器的工艺方法，先定义存储管，然后采用自对准工艺形成选择管栅极，进一步缩小了器件尺寸。

Description

3D SONOS存储器结构及工艺方法
技术领域
本发明涉及半导体器件设计及制造工艺领域，特别是指一种3D SONOS存储器结构及工艺方法。
背景技术
随着电子产品的快速普及，闪存flash作为当今的主流存储载体得到迅速的推广普及，其技术也得到了迅速的发展。非挥发性存储器(NVM)技术，从存储介质上分主要有浮栅(floating gate)技术和SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)技术，从结构上分主要有单栅(1-Transistor)、分栅(split gate)、双栅(2-Transistor)等技术。Flash由于其具有长寿命，非易失性，低价格，以及易于编程、擦除的优点已被越来越广泛的应用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。随着主流工艺技术的发展，以及人们对Flash器件迫切要求，基于分栅结构的分栅Flash受到人们的广泛关注，相比于传统Flash，分栅快闪存储器作为闪存的一种，由于具有高效的编程速度以及完全避免过擦除的能力，无论是在单体还是在嵌入式产品方面都得到了人们更多的关注，目前，分栅快闪存储器已被广泛地应用于个人电脑、数码器材、移动终端、智能卡等产品。这种新颖的分栅Flash在可靠性、无过擦除等方面表现优越，而且由于结构紧凑，同样的芯片面积能集成更多的存储单元，因而对容量的提升也有较佳的优化效果。但是由于目前信息时代数据量剧增，对存储器结构的进一步优化实现更高的容量始终是行业的追求。
现有的存储器制造工艺中，采用先制作选择管再制作存储管的方式，存储管位于选择管的两侧，结构比较紧凑，可以提高单位面积的容量。
发明内容
本发明所要解决的技术问题在于提供一种3D SONOS存储器的工艺方法，形成结构更紧凑的存储器单元。
本发明所述的3D SONOS存储器的工艺方法，包含如下的工艺步骤：
第一步，提供一半导体衬底，在所述半导体衬底上首先形成一层ONO层，然后在所述的ONO层之上依次沉积一层第一多晶硅层以及硬掩模层；
第二步，光刻及刻蚀所述硬掩模层，将图案转移到硬掩模层之上，硬掩模层打开存储单元的制作窗口；
第三步，在所述半导体衬底表面再沉积第一氧化层；
第四步，对所述第一氧化层进行刻蚀；
第五步，对第一多晶硅层以及ONO层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域，打开区域中露出半导体衬底；
第六步，生长隔离介质层；
第七步，对隔离介质层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域的隔离介质层；
第八步，进行选择管栅极形成区域的刻蚀，向下刻蚀半导体衬底形成沟槽；
第九步，生长第二氧化层；
第十步，生长牺牲介质层；
第十一步，牺牲介质层刻蚀，打开所述沟槽底部露出半导体衬底，进行第一注入区的离子注入；然后进行第二氧化层的刻蚀；
第十二步，去除沟槽内部附着的全部牺牲介质层；
第十三步，在所述的沟槽内淀积填充第二多晶硅层，然后进行研磨工艺；
第十四步，去除全部的硬掩模层；
第十五步，对所述第一多晶硅层进行刻蚀形成存储管栅极，然后进行第二注入区的离子注入；对ONO层进行刻蚀，去除存储管区域以外的ONO层。
进一步的改进是，所述第一步中，硬掩模层的形成材质包括氮化硅；所述的ONO层作为存储单元中存储管的电荷存储层。
进一步的改进是，所述第四步中，刻蚀第一氧化层使存储单元制作窗口中的选择管制作区域打开，露出第一多晶硅层；刻蚀保留的第一氧化层将定义存储管栅极的形成区域。
进一步的改进是，所述第五步中，第一多晶硅层及ONO层刻蚀之后，打开选择管栅极的刻蚀区域，露出半导体衬底。
进一步的改进是，所述第六步中，所述的隔离介质层覆盖整个半导体衬底表面，同时打开区域的侧壁及底部均附着一层隔离介质层；所述的隔离介质层为隔离氧化层。
进一步的改进是，所述第七步中，隔离介质层刻蚀之后，打开的选择管栅极形成区域的半导体衬底露出。
进一步的改进是，所述第八步中，对打开的选择管栅极形成区域的半导体衬底进行刻蚀，形成选择管栅极的沟槽；所述的刻蚀为自对准刻蚀工艺。
进一步的改进是，所述第九步中，第二氧化层附着于刻蚀形成的沟槽的内壁及底部；所述第二氧化层作为选择管的栅介质层。
进一步的改进是，所述第十步中，所述的牺牲介质层附着于半导体衬底的表面以及沟槽整体内壁及底部；所述的牺牲介质层为氮化硅层，或者是其他材料形成的牺牲介质层。
进一步的改进是，所述第十一步中，对牺牲介质层进行刻蚀，保留沟槽内壁的牺牲介质层；所述第一注入区为相邻存储单元的选择管共用的源区；所述第一注入区形成之后，去除沟槽底部的第二氧化层；使所述第一注入区的表面露出。
进一步的改进是，所述第十二步中，牺牲介质层去除之后，沟槽内部的隔离介质层及第二氧化层露出。
进一步的改进是，所述第十三步中，第二多晶硅层填充满沟槽整体；所述的研磨工艺为CMP工艺，CMP研磨终止于半导体衬底上的硬掩模层表面。
进一步的改进是，所述第十四步中，所述的硬掩模层的去除采用湿法刻蚀工艺；去除全部的硬掩模层。
进一步的改进是，所述第十五步中，第一多晶硅层刻蚀之后，仅保留第一氧化层下方的第一多晶硅层，形成相邻存储单元的存储管栅极；所述第二注入区形成之后作为存储管的漏区。
进一步的改进是，所述工艺方法适用于制作P型SONOS或者是N型SONOS；对于P型SONOS，其中源区及漏区注入类型为P型；对于N型SONOS，其源区及漏区注入类型为N型，且在进行第一步之前需要先进行P型阱注入形成P阱，然后在所述形成的P阱中制作器件。
本发明所述的3D SONOS存储器是由多个存储单元构成，所述的存储单元中包含选择管和存储管，其中每两个相邻的存储单元的选择管共用一个源区，所述的存储单元中的选择管的选择管栅极为沟槽型，深入到半导体衬底中，沟槽型的选择管栅极，其沟槽在衬底中的深度决定了选择管沟道的长度；所述选择管栅极同时还高于半导体衬底表面；存储管栅极位于选择管高于半导体衬底的选择管栅极两侧，作为两个相邻的存储单元的存储管栅极；所述存储管栅极的顶部还具有顶部介质层，所述顶部介质层与沟槽内壁的氧化层连为一体；所述的沟槽中的选择管栅极的高度与顶部介质层的上表面平齐；所述的沟槽型的选择栅的沟槽底部为选择管的源区，作为两个相邻的存储单元的选择管共用的源区；在所述存储管栅极两外侧的衬底中，分别具有所述两个相邻的存储单元的各自存储管的漏区。
本发明所述的3D SONOS存储器结构，每个存储单元由一个选择管和一个存储管分栅组成，存储管在横向，选择管在纵向；两个相邻的存储单元的选择管共用一个源区；选择管是深入到硅片内部的3D型结构。存储管栅极顶部还具有顶部介质层，因此选择管栅极的高度大于存储管栅极。在工艺制造方法中，本发明与传统的制作工艺相反，本发明首先定义出存储管，然后沿着存储管栅极内侧自对准刻蚀形成选择管的栅极的沟槽，其他区域比如STI上由于高选择比高，刻蚀量可忽略，形成3D结构的选择管，选择管形成之后再制作存储管，可进一步地缩小存储单元的面积，提高集成度。
附图说明
图1～15是本发明所述3D SONOS存储器结构的制造工艺步骤示意图。
图16是本发明所述的3D SONOS存储器结构的制造工艺步骤流程图。
附图标记说明
1.硅衬底 2.ONO电荷存储层 3.存储管多晶硅(第一多晶硅层) 4.氮化硅硬掩膜层 5.存储管顶部氧化层(第一氧化层) 6.隔离氧化层 7.选择管氧化层(第二氧化层) 8.牺牲介质层 9.源区 10.选择管多晶硅(第二多晶硅层) 11.漏区 12.浅沟槽隔离STI。
具体实施方式
以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
本发明所述的3D SONOS存储器的工艺方法，包含的各个工艺步骤分别对应附图1～15说明如下：
第一步，提供一半导体衬底，在所述半导体衬底如硅衬底上首先形成一层ONO层，所述ONO层后续会作为存储管的电荷存储层。然后在所述的ONO层之上依次沉积一层第一多晶硅层以及硬掩模层。所述第一多晶硅层后续会刻蚀形成存储管的栅极。硬掩模层是刻蚀工艺中作为掩膜使用，其材质为氮化硅。
需要说明的是，本发明所述工艺方法适用于制作P型SONOS或者是N型SONOS；对于P型SONOS，其中源区及漏区注入类型为P型；对于N型SONOS，其源区及漏区注入类型为N型，且在进行第一步之前需要先进行P型阱注入形成P阱，然后在所述形成的P阱中制作器件。
第二步，光刻及刻蚀所述硬掩模层，将图案转移到硬掩模层之上，硬掩模层打开存储单元的制作窗口。
第三步，在所述半导体衬底表面再沉积第一氧化层。
第四步，对所述第一氧化层进行刻蚀；刻蚀第一氧化层使存储单元制作窗口中的选择管制作区域打开，露出第一多晶硅层；刻蚀保留的第一氧化层将定义存储管栅极的形成区域。
第五步，对第一多晶硅层以及ONO层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域，打开区域中露出半导体衬底，形成一个具有初步深度的沟槽区域。
第六步，生长隔离介质层，比如隔离氧化层。所述的隔离介质层覆盖整个半导体衬底表面，同时打开区域的沟槽侧壁及底部均附着一层隔离介质层。
第七步，对隔离介质层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域的隔离介质层，即前述的沟槽的底部隔离介质层刻开，露出衬底。
第八步，进行选择管栅极形成区域的刻蚀，继续向下刻蚀半导体衬底形成选择管栅极的沟槽。选择管栅极刻蚀为自对准刻蚀，在STI上由于高选择比的原因，刻蚀量可忽略，可参考图15中所示的平面图，刻蚀范围为平面版图中粗线方框内，后续由此形成的选择管为沿着粗线方框向硅片内部的3D型结构。
第九步，生长第二氧化层；第二氧化层附着于刻蚀形成的沟槽的内壁及底部；所述第二氧化层作为选择管的栅介质层。
第十步，生长牺牲介质层；所述的牺牲介质层附着于半导体衬底的表面以及沟槽整体内壁及底部。所述的牺牲介质层为氮化硅层，或者是其他材料形成的牺牲介质层。本实施例采用氮化硅层，与硬掩模层合为一体。
第十一步，牺牲介质层刻蚀，保留沟槽内壁的牺牲介质层，打开所述沟槽底部露出半导体衬底。进行第一注入区的离子注入；所述第一注入区为相邻存储单元的选择管共用的源区；所述第一注入区形成之后，然后进行第二氧化层的刻蚀，去除沟槽底部的第二氧化层，使所述第一注入区的表面露出。
第十二步，去除沟槽内部附着的全部牺牲介质层；牺牲介质层去除之后，沟槽内部的隔离介质层及第二氧化层露出。
第十三步，在所述的沟槽内淀积填充第二多晶硅层，第二多晶硅层填充满沟槽整体，然后进行CMP研磨工艺，CMP研磨终止于半导体衬底上的硬掩模层表面。
第十四步，采用湿法刻蚀工艺去除全部的硬掩模层。
第十五步，对所述第一多晶硅层进行刻蚀，第一多晶硅层刻蚀之后，仅保留第一氧化层下方的第一多晶硅层，形成相邻存储单元的存储管栅极。然后进行第二注入区的离子注入，形成存储管的漏区。最后对ONO层进行刻蚀，去除存储管区域以外的ONO层。器件制作完成，如图15所示。
上述方法形成的存储单元，其工艺采用先定义存储管的栅极，先行将存储管栅极制作出来，然后选择管的形成采用自对准工艺来完成，沿着存储管内侧自对准刻蚀形成选择管的栅极的沟槽。这种工艺可以进一步缩小存储单元的面积，更有利于器件尺寸的缩小。
本发明所述的3D SONOS存储器是由多个存储单元构成，所述的存储单元中包含选择管和存储管，如图15中左右两侧的剖视图所示。其中每两个相邻的存储单元的选择管共用一个源区，所述的存储单元中的选择管的选择管栅极为沟槽型，深入到半导体衬底中，沟槽型的选择管栅极，其沟槽在衬底中的深度决定了选择管沟道的长度；所述选择管栅极同时还高于半导体衬底表面；存储管栅极位于选择管高于半导体衬底的选择管栅极两侧，作为两个相邻的存储单元的存储管栅极；所述存储管栅极3的顶部还具有顶部介质层5，所述顶部介质层与沟槽内壁的氧化层连为一体；所述的沟槽中的选择管栅极的高度与顶部介质层的上表面平齐；所述的沟槽型的选择栅的沟槽底部为选择管的源区，作为两个相邻的存储单元的选择管共用的源区9；在所述存储管栅极两外侧的衬底中，分别具有所述两个相邻的存储单元的各自存储管的漏区11。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种3D SONOS存储器的工艺方法，其特征在于：包含如下的工艺步骤：
第一步，提供一半导体衬底，在所述半导体衬底上首先形成一层ONO层，然后在所述的ONO层之上依次沉积一层第一多晶硅层以及硬掩模层；
第二步，光刻及刻蚀所述硬掩模层，将图案转移到硬掩模层之上，硬掩模层打开存储单元的制作窗口；
第三步，在所述半导体衬底表面再沉积第一氧化层；
第四步，对所述第一氧化层进行刻蚀；
第五步，对第一多晶硅层以及ONO层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域，打开区域中露出半导体衬底；
第六步，生长隔离介质层；
第七步，对隔离介质层进行刻蚀，打开所述3D SONOS存储器的选择管栅极形成区域的隔离介质层；
第八步，进行选择管栅极形成区域的刻蚀，向下刻蚀半导体衬底形成沟槽；
第九步，生长第二氧化层；
第十步，生长牺牲介质层；
第十一步，牺牲介质层刻蚀，打开所述沟槽底部露出半导体衬底，进行第一注入区的离子注入；然后进行第二氧化层的刻蚀；
第十二步，去除沟槽内部附着的全部牺牲介质层；
第十三步，在所述的沟槽内淀积填充第二多晶硅层，然后进行研磨工艺；
第十四步，去除全部的硬掩模层；
第十五步，对所述第一多晶硅层进行刻蚀形成存储管栅极，然后进行第二注入区的离子注入；对ONO层进行刻蚀，去除存储管区域以外的ONO层。
2.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第一步中，硬掩模层的形成材质包括氮化硅；所述的ONO层作为存储单元中存储管的电荷存储层。
3.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第四步中，刻蚀第一氧化层使存储单元制作窗口中的选择管制作区域打开，露出第一多晶硅层；刻蚀保留的第一氧化层将定义存储管栅极的形成区域。
4.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第五步中，第一多晶硅层及ONO层刻蚀之后，打开选择管栅极的刻蚀区域，露出半导体衬底。
5.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第六步中，所述的隔离介质层覆盖整个半导体衬底表面，同时打开区域的侧壁及底部均附着一层隔离介质层；所述的隔离介质层为隔离氧化层。
6.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第七步中，隔离介质层刻蚀之后，打开的选择管栅极形成区域的半导体衬底露出。
7.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第八步中，对打开的选择管栅极形成区域的半导体衬底进行刻蚀，形成选择管栅极的沟槽；所述的刻蚀为自对准刻蚀工艺。
8.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第九步中，第二氧化层附着于刻蚀形成的沟槽的内壁及底部；所述第二氧化层作为选择管的栅介质层。
9.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十步中，所述的牺牲介质层附着于半导体衬底的表面以及沟槽整体内壁及底部；所述的牺牲介质层为氮化硅层，或者是其他材料形成的牺牲介质层。
10.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十一步中，对牺牲介质层进行刻蚀，保留沟槽内壁的牺牲介质层；所述第一注入区为相邻存储单元的选择管共用的源区；所述第一注入区形成之后，去除沟槽底部的第二氧化层；使所述第一注入区的表面露出。
11.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十二步中，牺牲介质层去除之后，沟槽内部的隔离介质层及第二氧化层露出。
12.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十三步中，第二多晶硅层填充满沟槽整体；所述的研磨工艺为CMP工艺，CMP研磨终止于半导体衬底上的硬掩模层表面。
13.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十四步中，所述的硬掩模层的去除采用湿法刻蚀工艺；去除全部的硬掩模层。
14.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述第十五步中，第一多晶硅层刻蚀之后，仅保留第一氧化层下方的第一多晶硅层，形成相邻存储单元的存储管栅极；所述第二注入区形成之后作为存储管的漏区。
15.如权利要求1所述的3D SONOS存储器的工艺方法，其特征在于：所述工艺方法适用于制作P型SONOS或者是N型SONOS；对于P型SONOS，其中源区及漏区注入类型为P型；对于N型SONOS，其源区及漏区注入类型为N型，且在进行第一步之前需要先进行P型阱注入形成P阱，然后在所述形成的P阱中制作器件。
16.一种利用如权利要求1所述的工艺方法制作的3D SONOS存储器结构，其特征在于：所述的3D SONOS存储器由多个存储单元构成，所述的存储单元中包含选择管和存储管，其中每两个相邻的存储单元的选择管共用一个源区，所述的存储单元中的选择管的选择管栅极为沟槽型，深入到半导体衬底中，沟槽型的选择管栅极，其沟槽在衬底中的深度决定了选择管沟道的长度；所述选择管栅极同时还高于半导体衬底表面；存储管栅极位于选择管高于半导体衬底的选择管栅极两侧，作为两个相邻的存储单元的存储管栅极；所述存储管栅极的顶部还具有顶部介质层，所述顶部介质层与沟槽内壁的氧化层连为一体；所述的沟槽中的选择管栅极的高度与顶部介质层的上表面平齐；所述的沟槽型的选择栅的沟槽底部为选择管的源区，作为两个相邻的存储单元的选择管共用的源区；在所述存储管栅极两外侧的衬底中，分别具有所述两个相邻的存储单元的各自存储管的漏区。
CN202111367553.7A 2021-11-18 2021-11-18 3d sonos存储器结构及工艺方法 Pending CN114141782A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111367553.7A CN114141782A (zh) 2021-11-18 2021-11-18 3d sonos存储器结构及工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111367553.7A CN114141782A (zh) 2021-11-18 2021-11-18 3d sonos存储器结构及工艺方法

Publications (1)

Publication Number Publication Date
CN114141782A true CN114141782A (zh) 2022-03-04

Family

ID=80390501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111367553.7A Pending CN114141782A (zh) 2021-11-18 2021-11-18 3d sonos存储器结构及工艺方法

Country Status (1)

Country Link
CN (1) CN114141782A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332061A (zh) * 2022-10-13 2022-11-11 合肥晶合集成电路股份有限公司 栅极结构的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332061A (zh) * 2022-10-13 2022-11-11 合肥晶合集成电路股份有限公司 栅极结构的制作方法
CN115332061B (zh) * 2022-10-13 2022-12-16 合肥晶合集成电路股份有限公司 栅极结构的制作方法

Similar Documents

Publication Publication Date Title
US6518126B2 (en) Method of forming and operating trench split gate non-volatile flash memory cell structure
US6541326B2 (en) Nonvolatile semiconductor memory device and process of production and write method thereof
US5506431A (en) Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications
US7091091B2 (en) Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer
US7626230B2 (en) Semiconductor device and method of manufacturing the same
US6808989B2 (en) Self-aligned floating gate flash cell system and method
JPH09507608A (ja) スペーサフラッシュセルプロセス
KR20090107495A (ko) 트렌치 메모리 구조들 및 동작
US6680506B2 (en) Method for forming a flash memory cell having contoured floating gate surface
US7563676B2 (en) NOR-type flash memory cell array and method for manufacturing the same
KR20080051014A (ko) 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법
US7091550B2 (en) Non-volatile memory device and method of manufacturing the same
US6774428B1 (en) Flash memory structure and operating method thereof
CN114141782A (zh) 3d sonos存储器结构及工艺方法
US6368911B2 (en) Method for manufacturing a buried gate
TWI272717B (en) Nonvolatile semiconductor memory device and its manufacturing method
US20070158732A1 (en) Flash memory device having vertical split gate structure and method for manufacturing the same
US7605036B2 (en) Method of forming floating gate array of flash memory device
US8189385B2 (en) Nonvolatile semiconductor memory device, method for manufacturing the same, and nonvolatile memory array
US6956254B2 (en) Multilayered dual bit memory device with improved write/erase characteristics and method of manufacturing
CN114188340A (zh) 3d sonos存储器结构及工艺方法
US7982262B2 (en) NAND memory device with inversion bit lines
JP2004342852A (ja) 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにｉｃカード
CN113782540A (zh) Sonos存储器的工艺方法
JP5066031B2 (ja) ２ビットｕ字型メモリ構造及びその製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination