CN114141628A - 一种高效编程的半浮栅晶体管及其制备方法 - Google Patents
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Abstract
本发明公开一种高效编程的半浮栅晶体管及其制备方法。该高效编程的半浮栅晶体管，包括：衬底，其形成有P阱区、N阱区和U型槽，其中，N阱区位于P阱区上方，U型槽贯穿N阱区；半浮栅介质层，形成在U型槽表面并延伸覆盖一侧的部分N阱区表面，且在另一侧形成有窗口；半浮栅，覆盖半浮栅介质层并完全填充U型槽，且在窗口处与N阱区相接触；控制栅介质层、控制栅和掩膜层，控制栅介质层覆盖半浮栅，控制栅和掩膜层依次形成在控制栅介质层上；分离栅介质层和分离栅，分离栅介质层形成在N阱区表面并延伸覆盖部分掩膜层表面，分离栅覆盖分离栅介质层并填充分离栅区域；源区和漏区，分别形成在控制栅和分离栅两侧，N阱区中。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种高效编程的半浮栅晶体管及其制备方法。
背景技术
随着器件尺寸越来越小，集成电路芯片中使用的1T1C结构的DRAM器件面临着越来越多的问题，如64ms的刷新时间，且电容器的电容值须保持在一定数值之上来保证足够长的电荷保持时间，但随着集成电路特征尺寸的缩小，大电容的制造越来越困难，且占据了巨大的制造成本。半浮栅晶体管作为一种新型的存储器件，不同于传统的1T1C结构的DRAM器件，它在CMOS工艺中集成了一个嵌入式隧穿晶体管，在适当的操作电压下，通过嵌入式隧穿晶体管的沟道及半浮栅窗口完成对半浮栅区域的电荷编程和擦除，整个擦写过程无需电容便可实现传统1T1C结构的DRAM全部功能，成本大幅降低，读写速度更快，是未来DRAM领域极具竞争力的器件之一。
从半浮栅晶体管的工作原理可知，半浮栅的窗口结构及大小对器件的编程效率有着重要的影响。由于多晶硅和硅的刻蚀没有选择比，一般在刻蚀半浮栅窗口时，会在窗口处残余部分的氧化硅作为多晶硅的刻蚀终点，但是残余的氧化硅严重降低了编程效率。因此，如何去除残余的氧化硅是提高编程效率的关键。
发明内容
本发明公开一种高效编程的半浮栅晶体管制备方法，包括以下步骤：在衬底中离子注入形成P阱区和N阱区，N阱区形成在P阱区上方，刻蚀形成U形槽，U形槽贯穿N阱区；形成第一氧化硅层和半浮栅，第一氧化硅层覆盖U形槽表面及部分N阱区表面，且在U形槽外侧的N阱区表面形成窗口；半浮栅覆盖第一氧化硅层，在窗口处于N阱区表面接触；淀积第二氧化硅层、第二多晶硅层和掩膜层，进行边缘刻蚀，刻蚀出控制栅区域及分离栅区域，在窗口处残余有部分第一氧化硅层；对暴露于空气中的多晶硅及硅进行氧化，形成第三氧化硅层，而后刻蚀去除窗口处残余的第一氧化硅层和第三氧化硅层，彻底打通嵌入式隧穿晶体管沟道与半浮栅存储层的编程通道；淀积分离栅介质层，使其覆盖器件表面，淀积第三多晶硅层，使其覆盖分离栅介质层并完全填充分离栅区域，进行边缘刻蚀及中间刻蚀，形成控制栅、分离栅以及源漏区；形成侧墙，进行源漏离子注入，同时对第三多晶硅层和第二多晶硅层实现N型离子掺杂，形成高效编程的半浮栅晶体管。
本发明的高效编程的半浮栅晶体管制备方法中，优选为，形成第一氧化硅层和半浮栅的步骤包括：淀积第一氧化硅层和半浮栅区域内的第一多晶硅层；之后刻蚀去除U型槽外侧的部分第一氧化硅层，使部分N阱区表面露出，形成窗口；然后回填部分第一多晶硅层，进行半浮栅区域的离子注入，对第一多晶硅层进行化学机械抛光，形成半浮栅。
本发明的高效编程的半浮栅晶体管制备方法中，优选为，进行边缘刻蚀及中间刻蚀，形成控制栅、分离栅以及源漏区的步骤包括：进行边缘刻蚀，去除边缘的第三多晶硅层和分离栅介质层，使两侧的源漏区露出，同时刻蚀去除中间区域的第三多晶硅层和分离栅介质层，使掩膜层的部分表面露出；继续进行中间刻蚀，去除部分掩膜层、第二多晶硅层、第二氧化硅层、第一多晶硅层、第一栅氧化层，使中间区域的部分N阱区表面露出。
本发明的高效编程的半浮栅晶体管制备方法中，优选为，采用缓冲氧化物刻蚀液湿法刻蚀去除所述第三氧化硅层。
本发明还公开一种高效编程的半浮栅晶体管，包括：衬底，其形成有P阱区、N阱区和U型槽，其中，N阱区位于P阱区上方，U型槽贯穿N阱区；半浮栅介质层，形成在所述U型槽表面并延伸覆盖一侧的部分所述N阱区表面，且在另一侧形成有窗口；半浮栅，覆盖所述半浮栅介质层并完全填充所述U型槽，且在窗口处与N阱区相接触；控制栅介质层、控制栅和掩膜层，控制栅介质层覆盖所述半浮栅，控制栅和掩膜层依次形成在所述控制栅介质层上；分离栅介质层和分离栅，分离栅介质层形成在N阱区表面并延伸覆盖部分掩膜层表面，分离栅覆盖分离栅介质层并填充分离栅区域；源区和漏区，分别形成在所述控制栅和分离栅两侧，所述N阱区中。
本发明的高效编程的半浮栅晶体管中，优选为，所述分离栅介质层为氮化硅，所述分离栅为多晶硅。
本发明的高效编程的半浮栅晶体管中，优选为，所述分离栅介质层为高K介质，所述分离栅为金属。
通过整体氧化，再通过缓冲氧化物刻蚀液刻蚀的方式，将窗口处残余的氧化硅去除，使嵌入式隧穿晶体管的沟道与半浮栅区域彻底连通，从而有效提高编程效率，降低操作电压。
附图说明
图1是高效编程的半浮栅晶体管制备方法的流程图。
图2～图13是高效编程的半浮栅晶体管制备方法各步骤的阶段性结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
图1是高效编程的半浮栅晶体管制备方法的流程图。如图1所示，高效编程的半浮栅晶体管制备方法包括以下步骤：
步骤S1，在衬底上完成基本的浅槽隔离工艺(STI)后，淀积垫氧化层101，离子注入形成P阱区100和N阱区102，N阱区102形成在P阱区100上方，所得结构如图2所示。之后，淀积第一氮化硅层形成硬掩模，再进行U形槽的刻蚀，所形成的U形槽贯穿N阱区102，然后去除硬掩模，所得结构如图3所示。
步骤S2，淀积第一氧化硅层103作为半浮栅介质层，在其上淀积半浮栅区域内的第一多晶硅层104，之后进行半浮栅窗口的刻蚀，刻蚀去除U型槽外侧的部分第一多晶硅层104和第一氧化硅层103，使部分N阱区表面露出，形成窗口，所得结构如图4所示。然后再回填部分第一多晶硅，进行半浮栅区域的离子注入，再针对第一多晶硅层104进行化学机械抛光(CMP)至一定高度，形成半浮栅，所得结构如图5所示。
步骤S3，如图6和图7所示，在半浮栅区域形成后，淀积第二氧化硅层105和第二多晶硅层106以形成控制栅介质层和控制栅，然后淀积第二氮化硅层作为掩膜层，进行边缘刻蚀，去除边缘处的第二多晶硅层106、第二氧化硅层105、第一多晶硅层104和第一氧化硅层103，刻蚀出控制栅区域及分离栅区域。由于多晶硅和硅的刻蚀没有选择比，会在窗口处残余部分第一氧化硅层103，此处残余的氧化硅对半浮栅晶体管的编程效率有严重影响。
步骤S4，如图8～图9所示，对暴露于空气中的多晶硅及硅进行氧化，形成第三氧化硅层108。而后采用缓冲氧化物刻蚀液(BOE)对包括窗口处残余的第一氧化硅层103在内的氧化硅进行去除，彻底打通嵌入式隧穿晶体管沟道与半浮栅存储层的编程通道，从而提高半浮栅晶体管的编程效率，降低操作电压。
步骤S5，然后淀积分离栅介质层，先淀积一定厚度的第四氧化硅层109，之后淀积第三氮化硅层110形成分离栅介质层。分离栅介质层形成之后，进行第三多晶硅层111的填充，所得结构如图10所示。如图11和图12所示，进行边缘刻蚀及中间刻蚀，形成独立的控制栅、分离栅以及源漏区。具体而言，首先进行边缘刻蚀，除边缘的第三多晶硅层111和分离栅介质层，使两侧的源漏区露出，同时刻蚀去除中间区域的第三多晶硅层111和分离栅介质层，使第二氮化硅层107的部分表面露出，继续进行中间刻蚀，去除部分使第二氮化硅层107、第二多晶硅层106、第二氧化硅层105、第一多晶硅层104和第一氧化硅层103，使中间区域的部分N阱区102表面。之后各向同性淀积及各向异性刻蚀氧化硅和氮化硅形成侧墙112。
步骤S6，进行源漏离子注入，在分离栅外侧即边缘区域形成源区113,114，在控制栅之间即中间区域形成漏区115，同时对第二多晶硅层和第三多晶硅层实现N型离子掺杂，最终形成高效编程的半浮栅晶体管，所得结构如图13所示。
以上以分离栅采用多晶硅为例进行了说明，但是本发明不限定于此，分离栅介质层还以采用高K介质，分离栅采用金属。
如图13所示，高效编程的半浮栅晶体管包括：衬底，其形成有P阱区100、N阱区102和U型槽，其中，N阱区102位于P阱区100上方，U型槽贯穿N阱区102；第一氧化硅层103，形成在U型槽表面并延伸覆盖一侧的部分N阱区102表面，且在另一侧形成有窗口；半浮栅104，覆盖第一氧化硅层103并完全填充U型槽，且在窗口处与N阱区102相接触；控制栅介质层105、控制栅106和第二氮化硅层107，控制栅介质层105覆盖半浮栅104，控制栅106和第二氮化硅层107依次形成在控制栅介质层105上；分离栅介质层包括第四氧化硅层109和第三氮化硅层110，形成在N阱区102表面并延伸覆盖部分第二氮化硅层107表面，分离栅111覆盖分离栅介质层并填充分离栅区域；源区113,114和漏区115，分别形成在控制栅和分离栅两侧的N阱区102中。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (7)
1.一种高效编程的半浮栅晶体管制备方法，其特征在于，
包括以下步骤：
在衬底中离子注入形成P阱区和N阱区，N阱区形成在P阱区上方，刻蚀形成U形槽，U形槽贯穿N阱区；
形成第一氧化硅层和半浮栅，第一氧化硅层覆盖U形槽表面及部分N阱区表面，且在U形槽外侧的N阱区表面形成窗口；半浮栅覆盖第一氧化硅层，在窗口处于N阱区表面接触；
淀积第二氧化硅层、第二多晶硅层和掩膜层，进行边缘刻蚀，刻蚀出控制栅区域及分离栅区域，在窗口处残余有部分第一氧化硅层；
对暴露于空气中的多晶硅及硅进行氧化，形成第三氧化硅层，而后刻蚀去除窗口处残余的第一氧化硅层和第三氧化硅层，彻底打通嵌入式隧穿晶体管沟道与半浮栅存储层的编程通道；
淀积分离栅介质层，使其覆盖器件表面，淀积第三多晶硅层，使其覆盖分离栅介质层并完全填充分离栅区域，进行边缘刻蚀及中间刻蚀，形成控制栅、分离栅以及源漏区；
形成侧墙，进行源漏离子注入，同时对第三多晶硅层和第二多晶硅层实现N型离子掺杂，形成高效编程的半浮栅晶体管。
2.根据权利要求1所述的高效编程的半浮栅晶体管制备方法，其特征在于，
形成第一氧化硅层和半浮栅的步骤包括：
淀积第一氧化硅层和半浮栅区域内的第一多晶硅层；
之后刻蚀去除U型槽外侧的部分第一氧化硅层，使部分N阱区表面露出，形成窗口；
然后回填部分第一多晶硅层，进行半浮栅区域的离子注入，对第一多晶硅层进行化学机械抛光，形成半浮栅。
3.根据权利要求1所述的高效编程的半浮栅晶体管制备方法，其特征在于，
进行边缘刻蚀及中间刻蚀，形成控制栅、分离栅以及源漏区的步骤包括：
进行边缘刻蚀，去除边缘的第三多晶硅层和分离栅介质层，使两侧的源漏区露出，同时刻蚀去除中间区域的第三多晶硅层和分离栅介质层，使掩膜层的部分表面露出；
继续进行中间刻蚀，去除部分掩膜层、第二多晶硅层、第二氧化硅层、第一多晶硅层、第一栅氧化层，使中间区域的部分N阱区表面露出。
4.根据权利要求1所述的高效编程的半浮栅晶体管制备方法，其特征在于，
采用缓冲氧化物刻蚀液湿法刻蚀去除所述第三氧化硅层。
5.一种高效编程的半浮栅晶体管，其特征在于，
包括：
衬底，其形成有P阱区、N阱区和U型槽，其中，N阱区位于P阱区上方，U型槽贯穿N阱区；
半浮栅介质层，形成在所述U型槽表面并延伸覆盖一侧的部分所述N阱区表面，且在另一侧形成有窗口；半浮栅，覆盖所述半浮栅介质层并完全填充所述U型槽，且在窗口处与N阱区相接触；
控制栅介质层、控制栅和掩膜层，控制栅介质层覆盖所述半浮栅，控制栅和掩膜层依次形成在所述控制栅介质层上；
分离栅介质层和分离栅，分离栅介质层形成在N阱区表面并延伸覆盖部分掩膜层表面，分离栅覆盖分离栅介质层并填充分离栅区域；
源区和漏区，分别形成在所述控制栅和分离栅两侧，所述N阱区中。
6.根据权利要求5所述的高效编程的半浮栅晶体管，其特征在于，
所述分离栅介质层为氮化硅，所述分离栅为多晶硅。
7.根据权利要求5所述的高效编程的半浮栅晶体管，其特征在于，
所述分离栅介质层为高K介质，所述分离栅为金属。
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Cited By (1)
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|---|---|---|---|---|
| CN117596878A (zh) * | 2024-01-15 | 2024-02-23 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
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2021
- 2021-11-25 CN CN202111414299.1A patent/CN114141628A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117596878A (zh) * | 2024-01-15 | 2024-02-23 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
| CN117596878B (zh) * | 2024-01-15 | 2024-04-09 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
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