CN114122040B - 面向医疗应用的半导体硅基混合成像芯片及制备方法 - Google Patents
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Abstract
本申请提供一种面向医疗应用的半导体硅基混合成像芯片及制备方法，半导体衬底和第一像素单元，半导体衬底上设有第一可见光吸收区域，第一可见光吸收区域位于第一像素单元的下方，第一可见光吸收区域包括第一N型区、第二N型区、P型区、栅介质层以及栅电极层，第一N型区位于P型区的上方，且P型区和第一N型区相互接触，在P型区和第一N型区相接触的地方形成耗尽区，第二N型区与P型区并排布置，在P型区和第二N型区的下方设有栅介质层，栅介质层下方设有栅电极层，第一N型区、第二N型区、P型区、栅介质层以及栅电极层形成传输管，通过如此设置，可以降低功耗。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种面向医疗应用的半导体硅基混合成像芯片及制备方法。
背景技术
混合成像芯片涉及半导体技术领域，其是一种热探测器，其原理是在半导体衬底内设置可见光吸收区，检测光经过半导体衬底底部射入后，经过可见光吸收区吸收，再照射到微桥结构上，利用微桥结构吸收红外线，并产生电阻、电容等信号的变化，在利用读出电路对信号进行读取，以获得检测光强弱程度。其中，对于提高混合成像芯片的功耗优化是混合成像芯片设计的重要部分。
发明内容
本申请一实施例提供一种面向医疗应用的半导体硅基混合成像芯片，包括：
半导体衬底和第一像素单元，半导体衬底上设有第一可见光吸收区域，第一可见光吸收区域位于第一像素单元的下方，第一可见光吸收区域包括第一N型区、第二N型区、P型区、栅介质层以及栅电极层，第一N型区位于P型区的上方，且P型区和第一N型区相互接触，在P型区和第一N型区相接触的地方形成耗尽区，第二N型区与P型区并排布置，在P型区和第二N型区的下方设有栅介质层，栅介质层下方设有栅电极层，第一N型区、第二N型区、P型区、栅介质层以及栅电极层形成传输管；
本申请另一实施例提供一种面向医疗应用的半导体硅基混合成像芯片的制备方法，方法包括：
获取半导体衬底，在半导体衬底的顶部形成后道互连层，在后道互连层上同时形成第一像素单元和第二像素单元；
通过干法刻蚀工艺去除半导体衬底的底部，减少半导体衬底的厚度；
通过在半导体衬底的底部进行离子注入，形成第一N型区、第二N型区以及P型区；
在P型区和第二N型区上形成栅介质层以及栅电极层；在半导体衬底的底部沉积防反射材料，获得防反射层。
本申请提供的面向医疗应用的半导体硅基混合成像芯片及制备方法，通过在半导体衬底设置第一N型区和P型区，用于将可见光转换为电信号，并设置第二N型区、栅电极层以及栅介质层，使第一N型区、第二N型区、P型区、栅介质层以及栅电极层形成传输管，通过控制传输管的栅电极层上的电压大小，可以控制是否向处理电路传输电信号，从而降低功率损耗。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请一实施例提供的面向医疗应用的半导体硅基混合成像芯片的主视图；
图2为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片的俯视图；
图3A到图3E为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片中电连接支撑柱的制备工艺图；
图4A到图4H为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片中微桥结构的制备工艺图；
图5A和图5B为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片中第一蛇形梁的制备工艺图；
图6A、图6C、图6E和图6G为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片中第一蛇形梁的制备工艺图的俯视图；
图6B、图6D和图6F为图1所示的实施例提供的面向医疗应用的半导体硅基混合成像芯片中第一蛇形梁的制备工艺图的主视图。
附图标记：
100-半导体衬底； 101-第一N型区； 102-第二N型区；
103-P型区； 104-栅介质层； 105-栅电极层；
106-防反射层； 107-后道互连层；
108-第二着陆金属； 111-第一像素单元； 112-第二像素单元；
113-第一可见光吸收区域； 114-第二可见光吸收区域；
200-第一支撑柱； 300-第二支撑柱；
400-第一蛇形梁； 401-第一着陆金属；
402-第一蛇形梁的第一端； 403-第一蛇形梁的第二端；
500-第二蛇形梁； 501-第三着陆金属； 502-第二蛇形梁的第一端；
503-第二蛇形梁的第二端； 600-微桥结构； 601-垂直电极；
602-电极吸收层； 603-敏感层； 604-平面吸收层；
605-平板电极； 701-第一牺牲层； 702-第二牺牲层；
703-第三牺牲层； 704-第四牺牲层； 705-梳状凹槽；
706-多层薄膜结构； 707-呈闭环蛇形的中间蛇形梁； 708-第六牺牲层；
801-第一介质薄膜层； 802-第一金属薄膜层； 803-第二介质薄膜层；
804-第一吸收薄膜层； 805-第二金属薄膜层； 806-第二吸收薄膜层；
807-第三金属薄膜层； 808-第三吸收薄膜层； 809-敏感薄膜层；
901-第一凹槽； 902-第二凹槽； 903-第三凹槽；
904-第四凹槽； 905-第五凹槽。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
本申请提供的面向医疗应用的半导体硅基混合成像芯片主要应用于医疗领域，例如：将半导体硅基混合成像芯片用于人体温度监测，也就是通过使用半导体硅基混合成像芯片监测人体热辐射发射的红外光，而实现无接触的人体温度的监测，还可提高人体温度监测的效率。
如图1所示，本申请一实施例提供一种面向医疗应用的半导体硅基混合成像芯片，半导体硅基混合成像芯片包括半导体衬底100、第一像素单元111以及第二像素单元112。第一像素单元111和第二像素单元112相邻布置。
半导体衬底100内设有第一可见光吸收区域113和第二可见光吸收区域114。第一可见光吸收区域113位于第一像素单元111的下方。第二可见光吸收区域114位于第二像素单元112的下方。
第一可见光吸收区域113的结构和第二可见光吸收区域114的结构相同，此处以第一可见光吸收区域113为例进行描述。第一可见光吸收区域113包括第一N型区101、第二N型区102、P型区103、栅介质层104以及栅电极层105。
第一N型区101位于P型区103的上方，且P型区103和第一N型区101相互接触，在P型区103和第一N型区101相接触的地方形成耗尽区。第二N型区102与P型区103并排布置，在P型区103和第二N型区102的下方设有栅介质层104，栅介质层104下方设有栅电极层105，第一N型区101、第二N型区102、P型区103、栅介质层104以及栅电极层105形成传输管。
当光线从半导体衬底100的底部射入到第一可见光吸收区域113，第一N型区101和P型区103用于吸收光线中的可见光，并在可见光的激励下产生电子，耗尽区用于存储可见光产生的电子，以下简称光生电子。在栅电极层105施加开启电压，光生电子从耗尽区传输到第二N型区102，在传输管内形成电流，第二N型区102与处理电路电连接，处理电路用于采集传输管内电流信号，并根据电流信号获得可见光强度。
在耗尽区有光生电子时在栅电极层105施加开启电压，使传输管处于导通状态。在耗尽区没有光生电子时，停止在栅电极层105施加开启电压，使传输管处于截止状态。通过如此设置，可以降低第一可见光吸收区域113的功率损耗。
在一实施例中，P型区103的离子掺杂浓度高于第一N型区101的离子掺杂浓度。通过如此设置，可以减少P型区103的厚度，并使第一N型区101内的耗尽区的厚度更厚，以在第一N型区101内存储更多光生电子。
在一实施例中，继续参考图1，在半导体衬底100的底部设有防反射层106，光线在从半导体衬底100的底部射入半导体硅基混合成像芯片时，避免光线从半导体衬底100的底部发生反射。
在半导体衬底100的顶部设有后道互连层107，后道互连层107用于实现第一像素单元111与半导体衬底100内的处理电路之间的电连接，还用于实现第二像素单元112与半导体衬底100内的处理电路之间的电连接。
第一像素单元111的结构和第二像素单元112的结构相同，此处以第一像素单元111为例说明。
第一像素单元111包括微桥结构600、第一支撑柱200、第二支撑柱300、第一蛇形梁400以及第二蛇形梁500。
微桥结构600包括从上到下依次层叠设置的敏感层603、平面吸收层604以及平板电极605，且敏感层603、平面吸收层604以及平板电极605均水平设置。微桥结构600还包括垂直电极601和电极吸收层602。其中，垂直电极601与平板电极605均呈平板状，垂直电极601与平板电极605相互垂直布置，且垂直电极601的上端面与平板电极的下表面连接。垂直电极601上附着有电极吸收层602。电极吸收层602和平面吸收层604均用于吸收红外光后发热，平板电极605和垂直电极601均用于传递电极吸收层602产生的热量，平面吸收层604和电极吸收层602产生热量被传递到敏感层603，当敏感层603的温度变化后敏感层603的阻值发生变化。通过检测敏感层603的阻值变化生成电信号，例如：在敏感层603上施加电压，检测敏感层603的电流变化获得电信号。
第一支撑柱200设有第一端和第二端。第二支撑柱300设有第一端和第二端。第一支撑柱200的第一端位于后道互连层107上，第二支撑柱300的第一端位于后道互连层107上。后道互连层107包括两个第二着陆金属108，位于第一支撑柱200下方的第二着陆金属108与第一支撑柱200之间电连接，用于将第一支撑柱200中电信号引出。位于第二支撑柱300下方的第二着陆金属108与第二支撑柱300之间电连接，用于将第二支撑柱300中电信号引出。
继续参考图1，第一像素单元111中的第二支撑柱300和第二像素单元112的第一支撑柱200形成一个中空柱状结构，相较于第一支撑柱200和第二支撑柱300各自呈一个中空柱状结构，本实施例中的第一支撑柱200和第二支撑柱300在半导体衬底100上的投影面积更小。此处需要说明的是，第一像素单元111中的第二支撑柱300和第二像素单元112的第一支撑柱200之间需要设置间隙，避免第一像素单元111中的第二支撑柱300和第二像素单元112的第一支撑柱200之间电连接，防止第一像素单元111中的电信号和第二像素单元112中的电信号混合，使处理电路可以准确解析出第一像素单元111和第二像素单元112检测到的红外光强度。
参考图1，第一像素单元111和第二像素单元112是一个两层结构，以第一像素单元111为例说明。在第一像素单元111中，第一蛇形梁400、第二蛇形梁500以及微桥结构600位于同一平面，作为第一像素单元111的第一层结构。第一支撑柱200和第二支撑柱300均垂直于半导体衬底100设置，作为第一像素单元111的第二层结构。
参考图2，第一像素单元111还包括两个第一着陆金属401，其中一个第一着陆金属401设于第一蛇形梁的第一端402，使第一蛇形梁的第一端402通过其中一个第一着陆金属401与第一支撑柱200的第二端电连接，另一个第一着陆金属401设于第一蛇形梁的第二端403，使第一蛇形梁的第二端403通过另一个第一着陆金属401与微桥结构600电连接。
第一像素单元111还包括两个第三着陆金属501，其中一个第三着陆金属501设于第二蛇形梁的第一端502，使第二蛇形梁的第一端502通过其中一个第三着陆金属501与第二支撑柱300的第二端电连接；另一个第三着陆金属501设于第二蛇形梁的第二端503，使第二蛇形梁的第二端503通过另一个第三着陆金属501与微桥结构600电连接。
一方面，第一支撑柱200和第二支撑柱300起到支撑微桥结构600、第一蛇形梁400以及第二蛇形梁500的作用，第一蛇形梁400和第二蛇形梁500起到防止微桥结构600内热量传递到半导体衬底100内的作用。另一方面，第一支撑柱200和第一蛇形梁400形成一条引出路径，第二支撑柱300和第二蛇形梁500形成另一条引出路径，通过两条引出路径将微桥结构600上的电信号引出，并经过第一支撑柱200和第二支撑柱300下方的第二着陆金属108引出到处理电路，处理电路对微桥结构600上的电信号进行解析获得红外光强度。
在一实施例中，第一蛇形梁400的宽度d1远小于第一蛇形梁400的高度，第一蛇形梁400的宽度是指平行于半导体衬底100的上表面的尺寸，第一蛇形梁400的厚度是指垂直于半导体衬底100的上表面的尺寸。第二蛇形梁500的宽度远小于第二蛇形梁500的高度，第二蛇形梁500的宽度是指平行于半导体衬底100的上表面的尺寸，第二蛇形梁500的厚度是指垂直于半导体衬底100的上表面的尺寸。通过如此设置，在不减弱第一蛇形梁400和第二蛇形梁500的隔热能力的情况下，可以减少第一蛇形梁400和第二蛇形梁500在半导体衬底100上的投影面积，使得微桥结构600的投影面积可以更大，提升半导体硅基混合成像芯片的灵敏度。
本申请另一实施例提供一种面向医疗应用的半导体硅基混合成像芯片的制备方法，该制备方法包括如下步骤：
S101、获取半导体衬底100，在半导体衬底100的顶部形成后道互连层107，在后道互连层107上同时形成第一像素单元111和第二像素单元112。
在该步骤中，该半导体衬底100可以为硅衬底，在半导体衬底100上使用化学气相沉积工艺和干法刻蚀工艺获得后道互连层107。后道互连层107包括两个第二着陆金属108。
其中，在后道互连层107上形成第一像素单元111和和第二像素单元112具体包括：先在后道互连层107上形成第一支撑柱200和第二支撑柱300，再在第一支撑柱200和第二支撑柱300上形成微桥结构600，最后再在第一支撑柱200和微桥结构600之间形成第一蛇形梁400，同时在第二支撑柱300和微桥结构600之间形成第二蛇形梁500。
在后道互连层107上形成第一支撑柱200和第二支撑柱300，具体包括如下步骤：
S2001、在后道互连层107的顶部形成第一牺牲层701，在第一牺牲层701形成多个第一凹槽901。
其中，如图3A所示，在半导体衬底100的后道互连层107上沉积牺牲层材料，形成第一牺牲层701。并通过干法刻蚀工艺在第一牺牲层701内刻蚀多个第一凹槽901。为了简化附图，图3A至图3D中仅示出两个第一凹槽。每个第一凹槽901均用于形成一个第一支撑柱200和一个第二支撑柱300。
在三个相邻的第一凹槽901内，位于左侧的第一凹槽901用于形成第一像素单元111的第一支撑柱200和位于第一像素单元111的左侧的其他像素单元的第二支撑柱300。位于中间的第一凹槽901用于形成第一像素单元111的第二支撑柱300和第二像素单元112的第一支撑柱200，位于右侧的第一凹槽901用于形成第二像素单元112的第二支撑柱300和位于第二像素单元112的右侧的其他像素单元的第一支撑柱200。
第一凹槽901的截面呈矩形，并且各个第一凹槽901位于对应的第二着陆金属108上，且第一凹槽901的深度为第一牺牲层701的厚度，以露出两个第二着陆金属108。第一凹槽901内的第一支撑柱200用于与第一凹槽901下方的其中一个第二着陆金属108电连接，第一凹槽901内的第二支撑柱300用于与第一凹槽901下方的另一个第二着陆金属108电连接。
S2002、在第一牺牲层701上沉积第一介质材料形成第一介质薄膜层801，去除各个第一凹槽901的底部的第一介质薄膜层801，在第一介质薄膜层801上继续沉积第一金属材料形成第一金属薄膜层802，再在第一金属薄膜层802上沉积第二介质材料形成第二介质薄膜层803。
在该步骤中，如图3B所示，通过成膜工艺在第一牺牲层701上沉积第一介质材料，在各个第一凹槽901的底部和侧壁形成第一介质薄膜层801，在第一牺牲层701的上表面形成第一介质薄膜层801。通过干法刻蚀工艺去除各个第一凹槽901的底部的第一介质薄膜层801。
通过成膜工艺继续沉积第一金属材料，在第一介质薄膜层801上形成第一金属薄膜层802，在各个第一凹槽901的底部形成第一金属薄膜层802。继续通过成膜工艺在第一金属薄膜层802上沉积第二介质材料形成第二介质薄膜层803。第一介质材料和第二介质材料为氧化硅、氮氧化硅或者氮化硅等材料。第一金属材料为铝、钨或者碳化钛等材料。
由于在形成第一金属薄膜层802之前，已去除第一凹槽901的底部的第一介质薄膜层801，保证位于第一凹槽901的底部的第一金属薄膜层802可以与第二着陆金属108电连接。
S2003、如图3B所示，继续沉积牺牲层材料，以填平各第一凹槽901，形成第二牺牲层702。如图3C所示，再通过化学机械抛光工艺去除第一牺牲层701的上表面的第一介质薄膜层801、第一金属薄膜层802、第二介质薄膜层803以及第二牺牲层702。
S2004、如图3D和图3E所示，在各个第一凹槽901内的第二牺牲层702上开设第二凹槽902，第二凹槽902的底部位于第一牺牲层701的下表面，使第一凹槽901的底部的第一金属薄膜层802和第二介质薄膜层803都分隔成两个部分。第二凹槽902的截面呈矩形，第二凹槽902在垂直于纸面方向上的宽度L1大于第一凹槽901的在垂直于纸面方向上的宽度L2，使第一凹槽901的四个侧壁上的连续的第一介质薄膜层801、连续的第一金属薄膜层802以及连续的第二介质薄膜层803都分隔成两个部分，也就是位于左侧壁上的第一金属薄膜层802、第一介质薄膜层801以及第二介质薄膜层803，以及位于右侧壁上的第一金属薄膜层802、第一介质薄膜层801以及第二介质薄膜层803。
针对位于左侧的第一凹槽901，第一凹槽901的右侧壁上的第一金属薄膜层802、第一介质薄膜层801以及第二介质薄膜层803，以及，第一凹槽901的底部的右边部分的第一金属薄膜层802和第二介质薄膜层803，组成第一像素单元111的第一支撑柱200。
针对位于中间的第一凹槽901，第一凹槽901的左侧壁上的第一金属薄膜层802、第一介质薄膜层801以及第二介质薄膜层803，以及，第一凹槽901的底部的左边部分的第一金属薄膜层802和第二介质薄膜层803，组成第一像素单元111的第二支撑柱300。第一凹槽901的右侧壁上的第一金属薄膜层802、第一介质薄膜层801以及第二介质薄膜层803，以及，第一凹槽901的底部的右边部分的第一金属薄膜层802和第二介质薄膜层803，组成第二像素单元112的第一支撑柱200。
通过上述步骤S2001至步骤S2004，在每个第一凹槽901内形成第一支撑柱200和第二支撑柱300，保证所制作的第一像素单元111和第二像素单元112之间的间距更小，提高半导体硅基混合成像芯片内的像素单元的密度，还可以简化制作第一支撑柱200和第二支撑柱300的工艺步骤。
在第一支撑柱200和第二支撑柱300上形成微桥结构600，具体包括如下步骤：
S3001、如图4A所示，在第一牺牲层701上沉积牺牲层材料，填平各个第一凹槽901，获得第三牺牲层703。
S3002、在第一牺牲层701和第三牺牲层703内开设多个第三凹槽903。
其中，如图4B所示，通过干法刻蚀工艺在第一牺牲层701和第三牺牲层703内开设多个第三凹槽903，第三凹槽903的截面呈矩形，第三凹槽903的底部高于第一牺牲层701的下表面，每个第三凹槽903用于形成一个垂直电极601，两个相邻的第一凹槽901之间的第三凹槽903形成同一个微桥结构600内的垂直电极601。
S3003、如图4C所示，通过成膜工艺在第三牺牲层703上沉积吸收层材料，在第三牺牲层703的上表面形成第一吸收薄膜层804，以及在各个第三凹槽903的底部和侧壁形成第一吸收薄膜层804。去除各个第三凹槽903的底部的第一吸收薄膜层804。通过成膜工艺继续沉积第二金属材料，在第一吸收薄膜层804上形成第二金属薄膜层805，在各个第三凹槽903的底部形成第二金属薄膜层805，再通过成膜工艺继续沉积吸收层材料，在第二金属薄膜层805上形成第二吸收薄膜层806。
吸收层材料为氮化硅或者氮氧化硅等具有氮硅键的材料，第二金属材料为具有长波波段光吸收能力的金属材料，例如：第二金属材料为碳化钛或者碳化钽，以增强红外吸收。
S3004、如图4C所示，沉积牺牲层材料，填平第三凹槽903，形成第四牺牲层704。通过化学机械抛光工艺去除第三牺牲层703的上表面的第一吸收薄膜层804、第二金属薄膜层805、第二吸收薄膜层806和第四牺牲层704，仅保留各个第三凹槽903内的第一吸收薄膜层804、第二金属薄膜层805以及第二吸收薄膜层806，如图4D所示。
S3005、在每个第三凹槽903对应位置开设第四凹槽904，以保留第三凹槽903的一个侧壁上的第一吸收薄膜层804、第二金属薄膜层805以及第二吸收薄膜层806，通过湿法刻蚀工艺去除各个第三凹槽903的底部的第二金属薄膜层805和第二吸收薄膜层806，以获得垂直电极601。
在该步骤中，干法刻蚀工艺具有多向异性的特点，也就是在某一个方向上的刻蚀速率大于其他方向上的刻蚀速率，例如：在从上到下的方向的刻蚀速率大于其他方向上的刻蚀速率。湿法刻蚀工艺具有多向同性的特点，也就是在各个方向上的刻蚀速率相同。采用干法刻蚀工艺在每个第三凹槽903对应位置开设第四凹槽904，保留第三凹槽903的一个侧壁上的第一吸收薄膜层804、第二金属薄膜层805以及第二吸收薄膜层806，如图4E所示。由于第三凹槽903底部的第二金属薄膜层805和第二吸收薄膜层806并未除尽，再通过湿法刻蚀工艺去除各个第三凹槽903的底部的第二金属薄膜层805和第二吸收薄膜层806，获得垂直电极601，如图4F所示。
S3006、通过填充牺牲层材料对第三凹槽903进行填平处理，并通过化学机械抛光工艺去除表面牺牲层材料，露出第三凹槽903的侧壁上的第一吸收薄膜层804、第二金属薄膜层805以及第二吸收薄膜层806，如图4G所示。
S3007、继续沉积第二金属材料、吸收层材料和敏感材料，获得第三金属薄膜层807、第三吸收薄膜层808和敏感薄膜层809。
在该步骤中，如图4H所示，通过化学气相沉积工艺继续依次沉积第二金属材料、吸收层材料和敏感材料，获得从下到上依次设置的第三金属薄膜层807、第三吸收薄膜层808和敏感薄膜层809。敏感材料可以是金属或者半导体等材料，这些材料是在吸收热量而引起材料温度变化后，其电学特性发生变化的材料，例如：在吸收热量引起温度变化后敏感材料的电阻发生变化。
S3008、对第三金属薄膜层807、第三吸收薄膜层808和敏感薄膜层809进行干法刻蚀，获得微桥结构600。
本实施例利用干法刻蚀工艺的各向异性的特点和湿法刻蚀工艺的各向同性的特点，提供一种新的垂直电极的制备工艺。
在一实施例中，可以同时形成第一支撑柱200、第二支撑柱300和微桥结构600中的垂直电极601，也就是同时刻蚀形成多个第一凹槽901和多个第三凹槽903，再通过沉积工艺在多个第一凹槽901和多个第三凹槽903内沉积氮化硅，去除第一凹槽901的底部的氮化硅和第二凹槽902的底部的氮化硅，再在氮化硅上沉积碳化钛，再在碳化钛上沉积氮化硅，形成三层薄膜结构。再在第一凹槽901和第三凹槽903内填充牺牲层材料，通过干法刻蚀工艺在第一凹槽901内刻蚀第二凹槽902，获得第一支撑柱200和第二支撑柱300。通过干法刻蚀工艺在第三凹槽903上刻蚀形成第四凹槽904，通过湿法刻蚀工艺刻蚀第三凹槽903的底部的碳化钛和氮化硅，形成垂直电极601，通过如此设置，可以减少形成微桥结构600、第一支撑柱200和第二支撑柱300的工艺步骤。
在第一支撑柱200和微桥结构600之间形成第一蛇形梁400，同时在第二支撑柱300和微桥结构600之间形成第二蛇形梁500，具体包括：
S4001、去除第一支撑柱200和微桥结构600之间的第三金属薄膜层807、第三吸收薄膜层808和敏感薄膜层809，去除第二支撑柱300和微桥结构600之间的第三金属薄膜层807、第三吸收薄膜层808和敏感薄膜层809，形成多个第五凹槽905，如图5A所示。在敏感薄膜层809上沉积牺牲层材料，填平多个第五凹槽905，形成第六牺牲层708，如图5B所示。
S4002、在每个第五凹槽905内刻蚀形成一个梳状凹槽705。
在该步骤中，如图6A和图6B所示，梳状凹槽705的凹槽深度大于梳状凹槽705在半导体衬底100上的投影的最长边的长度，通过如此设置，保证第一蛇形梁400的宽度远小于第一蛇形梁400的高度，以及第二蛇形梁500的宽度远小于第二蛇形梁500的高度，在不减少第一蛇形梁400和第二蛇形梁500的隔热能力下，可以减少第一蛇形梁400和第二蛇形梁500在半导体衬底100上的投影面积，使得微桥结构600的投影面积可以更大，提升半导体硅基混合成像芯片的灵敏度。
其中，梳状凹槽705的梳背靠近第一支撑柱200或者第二支撑柱300，便于在梳状凹槽705的梳背侧壁开设开口，实现第一蛇形梁400和第一支撑柱200之间的电连接，或者，实现第二蛇形梁500和第二支撑柱300之间的电连接。
S4003、再继续依次沉积第三介质材料、第一金属材料以及第四介质材料，以获得多层薄膜结构706，并去除梳状凹槽705的底部的多层薄膜结构706，以获得两个呈闭环蛇形的中间蛇形梁707。
在该步骤中，如图6C和图6D所示，在第六牺牲层708内刻蚀形成梳状凹槽705后，再通过化学气相沉积工艺依次在第六牺牲层708上沉积第三介质材料、第一金属材料以及第四介质材料，以获得从下到上依次设置的第三介质薄膜层、第四金属薄膜层以及第四介质薄膜层，从而获得多层薄膜结构706。通过干法刻蚀工艺去除梳状凹槽705的底部的多层薄膜结构706，以获得呈闭环蛇形的中间蛇形梁707，如图6E和6F所示。第三介质材料和第四介质材料为氧化硅、氮氧化硅或者氮化硅等材料。第一金属材料为铝、钨或者碳化钛等材料。
S4004、如图6G所示，去除梳状凹槽705的梳背侧壁上的多层薄膜结构706，使呈闭环蛇形的中间蛇形梁707断开，获得第一蛇形梁400。
S4005、去除第六牺牲层708的上表面的多层薄膜结构706，并去除第一凹槽901的侧壁的顶部的第二介质薄膜层803，露出第一金属薄膜层802，去除靠近第一凹槽901的敏感薄膜层809和第三吸收薄膜层808，在第六牺牲层708的表面形成两个第一着陆金属401和两个第三着陆金属501，使第一蛇形梁的第一端402通过其中一个第一着陆金属401与第一支撑柱200的第二端电连接，第一蛇形梁的第二端403通过另一个第一着陆金属401与微桥结构600电连接。使第二蛇形梁的第一端502通过其中一个第三着陆金属501与第二支撑柱300的第二端电连接；使第二蛇形梁的第二端503通过另一个第三着陆金属501与微桥结构600电连接。
在上述技术方案中，通过在第六牺牲层708内刻蚀形成梳状凹槽705，干法刻蚀工艺一般是各向异性，即以垂直向下为主，而梳状凹槽705的侧壁的多层薄膜结构706在垂直方向上厚度较厚，故而在刻蚀后，梳状凹槽705的底部的多层薄膜结构706被去除，而梳状凹槽705的侧壁的多层薄膜结构706被保留下来，形成呈闭环蛇形的中间蛇形梁707。在通过光刻刻蚀梳状凹槽705的侧壁上的多层薄膜结构706，使呈闭环蛇形的中间蛇形梁707断开，获得第一蛇形梁400和第二蛇形梁500。
S102、通过干法刻蚀工艺去除半导体衬底100的底部，减少半导体衬底100的厚度。
在该步骤中，将半导体衬底100的顶部位于载片上，使半导体衬底100倒置，也就是使半导体衬底100的底部位于上方，再通过干法刻蚀工艺去除半导体衬底100的底部，减少半导体衬底100的厚度。
S103、通过在半导体衬底100的底部进行离子注入，在半导体衬底100内形成第一N型区101、第二N型区102以及P型区103。
在该步骤中，通过在半导体衬底100的底部进行离子注入，在半导体衬底100内形成第一N型区101和第二N型区102。通过在半导体衬底100的底部进行离子注入，在半导体衬底100内形成P型区103。
S104、在P型区103和第二N型区102上通过化学气相沉积工艺和干法刻蚀工艺形成栅介质层104以及栅电极层105。
在该步骤中，在P型区103和第二N型区102的上方通过化学气相沉积工艺形成栅介质薄膜层，再通过化学气相沉积工艺形成栅电极层薄膜层，再通过干法刻蚀工艺形成栅介质层104以及栅电极层105。
S105、在半导体衬底100的底部沉积防反射材料获得防反射层106。
在该步骤中，通过化学气相工艺在半导体衬底100的底部沉积防反射材料获得防反射层106，防反射材料氮氧化硅、氧化硅、碳化硅、氧化铪以及氧化铝中任意一种。
通过上述工艺步骤可以获得图1和图2所示的半导体硅基混合成像芯片。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。
Claims (9)
1.一种面向医疗应用的半导体硅基混合成像芯片，其特征在于，包括：半导体衬底（100）和第一像素单元（111）；
所述半导体衬底（100）上设有第一可见光吸收区域（113），所述第一可见光吸收区域（113）位于所述第一像素单元（111）的下方；
所述第一可见光吸收区域（113）包括第一N型区（101）、第二N型区（102）、P型区（103）、栅介质层（104）以及栅电极层（105）；
所述第一N型区（101）位于所述P型区（103）的上方，且所述P型区（103）和所述第一N型区（101）相互接触，在所述P型区（103）和所述第一N型区（101）相接触的地方形成耗尽区，所述第二N型区（102）域与所述P型区（103）并排布置，在所述P型区（103）和所述第二N型区（102）的下方设有所述栅介质层（104），所述栅介质层（104）下方设有所述栅电极层（105），所述第一N型区（101）、所述第二N型区（102）、所述P型区（103）、所述栅介质层（104）以及所述栅电极层（105）形成传输管。
2.根据权利要求1所述的半导体硅基混合成像芯片，其特征在于，所述P型区（103）的离子掺杂浓度高于所述第一N型区（101）的离子掺杂浓度，所述第一N型区（101）的离子掺杂浓度与所述第二N型区（102）的离子掺杂浓度相等。
3.根据权利要求1或2所述的半导体硅基混合成像芯片，其特征在于，所述半导体硅基混合成像芯片还包括第二像素单元（112），所述第一像素单元（111）的结构和所述第二像素单元（112）的结构相同；
所述第一像素单元（111）包括微桥结构（600）、第一支撑柱（200）、第二支撑柱（300）、第一蛇形梁（400）、第二蛇形梁（500）、两个第一着陆金属（401）以及两个第三着陆金属（501）；
所述第一支撑柱（200）的第一端和所述第二支撑柱（300）第一端均位于所述半导体衬底（100）上，所述第一蛇形梁的第一端（402）通过其中一个所述第一着陆金属（401）与所述第一支撑柱（200）的第二端电连接，所述第一蛇形梁的第二端（403）通过另一个所述第一着陆金属（401）与所述微桥结构（600）电连接，所述第二蛇形梁的第一端（502）通过其中一个所述第三着陆金属（501）与所述第二支撑柱（300）的第二端电连接，所述第二蛇形梁的第二端（503）通过另一个第三着陆金属（501）与所述微桥结构（600）电连接；
所述第一像素单元（111）中的第二支撑柱（300）和所述第二像素单元（112）的第一支撑柱（200）形成一个中空柱状结构，且所述第一像素单元（111）中的第二支撑柱（300）和所述第二像素单元（112）的第一支撑柱（200）之间设有间隙。
4.根据权利要求3所述的半导体硅基混合成像芯片，其特征在于；
所述第一蛇形梁（400）的宽度远小于所述第一蛇形梁（400）的高度；
所述第一蛇形梁（400）的宽度是指平行于所述半导体衬底（100）的上表面的尺寸，所述第一蛇形梁（400）的厚度是指垂直于所述半导体衬底（100）的上表面的尺寸。
5.一种面向医疗应用的半导体硅基混合成像芯片的制备方法，其特征在于，所述方法包括：
获取半导体衬底（100），在所述半导体衬底（100）的顶部形成后道互连层（107），在所述后道互连层（107）上同时形成第一像素单元（111）和第二像素单元（112）；
通过干法刻蚀工艺去除所述半导体衬底（100）的底部，减少所述半导体衬底（100）的厚度；
通过在所述半导体衬底（100）的底部进行离子注入，形成第一N型区（101）、第二N型区（102）以及P型区（103）；
在P型区（103）和第二N型区（102）上形成栅介质层（104）以及栅电极层（105）；在所述半导体衬底（100）的底部沉积防反射材料，获得防反射层（106）。
6.根据权利要求5所述的半导体硅基混合成像芯片的制备方法，其特征在于，在所述后道互连层（107）上同时形成第一像素单元（111）和第二像素单元（112），具体包括：
在所述后道互连层（107）上形成第一支撑柱（200）和第二支撑柱（300）；
在第一支撑柱（200）和第二支撑柱（300）上形成微桥结构（600）；
在第一支撑柱（200）和微桥结构（600）之间形成第一蛇形梁（400），同时在第二支撑柱（300）和微桥结构（600）之间形成第二蛇形梁（500）。
7.根据权利要求6所述的半导体硅基混合成像芯片的制备方法，其特征在于，在后道互连层（107）上的形成第一支撑柱（200）和第二支撑柱（300），具体包括：
在所述后道互连层（107）的顶部形成第一牺牲层（701），在第一牺牲层（701）内刻蚀形成多个第一凹槽（901）；
在所述第一牺牲层（701）上沉积第一介质材料形成第一介质薄膜层（801），去除各个所述第一凹槽（901）的底部的所述第一介质薄膜层（801），继续沉积第一金属材料形成第一金属薄膜层（802），继续沉积第二介质材料形成第二介质薄膜层（803）；
继续沉积牺牲层材料，填平各各个所述第一凹槽（901），形成第二牺牲层（702）；再去除所述第一牺牲层（701）的上表面的所述第一介质薄膜层（801）、所述第一金属薄膜层（802）、所述第二介质薄膜层（803）以及所述第二牺牲层（702）；
在各个所述第一凹槽（901）内的第二牺牲层（702）上开设第二凹槽（902），所述第二凹槽（902）的底部位于所述第一牺牲层（701）的下表面，所述第二凹槽（902）的截面呈矩形，且所述第二凹槽（902）在垂直于纸面方向上的宽度大于所述第一凹槽（901）的在垂直于纸面方向上的宽度，获得所述第一支撑柱（200）和所述第二支撑柱（300）。
8.根据权利要求7所述的半导体硅基混合成像芯片的制备方法，其特征在于，再在第一支撑柱（200）和第二支撑柱（300）上形成微桥结构（600），具体包括：
在所述第一牺牲层（701）上沉积牺牲层材料，填平各个所述第一凹槽（901），获得第三牺牲层（703）；
在所述第一牺牲层（701）和所述第三牺牲层（703）内开设多个第三凹槽（903）；
在第三牺牲层（703）上沉积吸收层材料，形成第一吸收薄膜层（804）；去除各个所述第三凹槽（903）的底部的第一吸收薄膜层（804），继续沉积第二金属材料形成第二金属薄膜层（805），继续沉积吸收层材料形成第二吸收薄膜层（806）；
沉积牺牲层材料形成第四牺牲层（704）；去除所述第三牺牲层（703）的上表面的所述第一吸收薄膜层（804）、所述第二金属薄膜层（805）、所述第二吸收薄膜层（806）和所述第四牺牲层（704）；
在每个所述第三凹槽（903）对应位置开设第四凹槽（904），通过湿法刻蚀工艺去除各个所述第三凹槽（903）的底部的所述第二金属薄膜层（805）和所述第二吸收薄膜层（806），以获得垂直电极（601）。
9.根据权利要求8所述的半导体硅基混合成像芯片的制备方法，其特征在于，在第一支撑柱（200）和微桥结构（600）之间形成第一蛇形梁（400），同时在第二支撑柱（300）和微桥结构（600）之间形成第二蛇形梁（500），具体包括：
去除第一支撑柱（200）和微桥结构（600）之间的第三金属薄膜层（807）、第三吸收薄膜层（808）和敏感薄膜层（809），去除第二支撑柱（300）和微桥结构（600）之间的第三金属薄膜层（807）、第三吸收薄膜层（808）和敏感薄膜层（809），形成多个第五凹槽（905），沉积牺牲层材料，填平多个第五凹槽（905），形成第六牺牲层（708）；
在每个第五凹槽（905）内刻蚀形成一个梳状凹槽（705）；再继续依次沉积第三介质材料、第一金属材料以及第四介质材料，以获得多层薄膜结构（706），并去除梳状凹槽（705）的底部的多层薄膜结构（706），以获得两个呈闭环蛇形的中间蛇形梁（707）；
去除梳状凹槽（705）的梳背侧壁上的多层薄膜结构（706），使呈闭环蛇形的中间蛇形梁（707）断开，获得第一蛇形梁（400）和第二蛇形梁（500）。
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