CN114089909A - 闪存的内存控制器及其控制方法 - Google Patents

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Abstract

发明提供一种内存控制器及其控制方法。闪存的控制方法包括：检查闪存中多个存储分节分别对应的多个损坏存储行数量；依据每一损坏存储行数量以选择N个备用行来取代对应的每一存储分节中的N个损坏存储行，其中N为不小于0的整数；以及，依据每一损坏存储行数量以调整对应每一存储分节的错误纠正动作的层级，以提升错误纠正能力。

Description

闪存的内存控制器及其控制方法
技术领域
本发明涉及一种闪存的内存控制器及其控制方法，尤其涉及有关于一种可提升错误纠正能力的闪存的内存控制器及其控制方法。
背景技术
在反及式闪存中，一个存储页可以区分为多个存储分节，一个存储分节可以区分为多个存储行，一个存储行内有八个存储位。对应多个存储分节，闪存另提供存储多个备用行来存储错误纠正码。
在现有技术领域中，备用行的数量是固定的，且对应执行的错误纠正动作的层级也是固定的。在实际的应用上，存储分节中发生的错误位数可能有一定的数量是来自于损坏存储行。而一个损坏存储行所造成的每一个存储位错误，皆需要14个位的错误纠正码来进行错误纠正动作。在这样的条件下，在当存储分节中发生的错误位数过高时，则可能使错误纠正码不足以进行错误纠正的动作，并降低闪存的数据可靠度。
发明内容
本发明是针对一种闪存的内存控制器及其控制方法，可提升错误纠正的能力。
根据本发明的实施例，闪存的控制方法包括：检查闪存中多个存储分节分别对应的多个损坏存储行数量；依据每一损坏存储行数量以选择N个备用行来取代对应的每一存储分节中的N个损坏存储行，其中N为不小于0的整数；以及，依据每一损坏存储行数量以调整对应每一存储分节的错误纠正动作的层级。
根据本发明的实施例，内存控制器包括核心电路以及错误纠正装置。核心电路在闪存中多个存储分节分别对应的多个损坏存储行数量中，依据每一损坏存储行数量以选择N个备用行来取代对应的每一存储分节中的N个损坏存储行，其中N为不小于0的整数。错误纠正装置耦接闪存，用以依据每一损坏存储行数量以调整对应每一存储分节的错误纠正动作的层级。
根据上述，本发明通过利用备用行来取代存储分节中的损坏存储行来降低错误纠正动作所需纠正的位数，再通过动态调整错误纠正动作的层级，以增加错误纠正动作的处理速度。如此一来，内存控制器的错误纠正能力可以有效的被提升。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是根据本发明的实施例的一种闪存的控制方法的流程图；
图2A以及图2B是根据本发明实施例的损坏存储行的取代动作的示意图；
图3为根据本发明一实施例的内存控制器的示意图；
图4是依照本发明实施例的内存控制器的错误纠正装置的实施方式的示意图；
图5是根据本发明实施例的内存控制器的错误纠正装置的实施方式的示意图。
附图标号说明
S110～S130：步骤；
SEC1、SEC1’：存储分节；
SPC1：备用区；
MC1～MCA：存储行；
SC1～SCM：备用行；
BB1、BB2、BB3、EB1、EB2：位；
DSSC：未被选中区；
SSC：被选中区；
300：内存控制器；
301、401：闪存；
310、410：核心电路；
320：错误纠正装置；
411、511、512：计数器；
412、521、522：查找表；
413、530：错误纠正编译码器；
531：编码器；
532：译码器；
414、541、542：内存。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1是依据本发明的实施例的一种闪存的控制方法的流程图。本发明实施例中的闪存可以是反及式(NAND)闪存。在步骤S110中，检查闪存中多个存储分节(section)分别对应的多个损坏存储行数量。上述针对闪存的检查动作，可以通过针对闪存的每一存储分节的多个存储行执行写入动作以及写入验证动作。并依据对应每一存储行的写入验证动作，来获知所执行的写入动作是否可以正确完成。当执行写入验证的存储行的写入动作被判断为无法正确完成时，则可以设定此存储行为损坏存储行。
在步骤S110中，可针对每一存储分节中的损坏存储行的数量进行统计。对应多个存储分节，则可获得分别对应的多个损坏存储行的数量。
在本实施例中，在闪存中，对应多个存储分节，并分别具有多个备用区。其中每一备用区中具有备用行。在步骤S120中，针对每一个存储分节，依据对应的损坏存储行数量来选择备用区中的N个备用行来取代存储分节中的N个损坏存储行。其中N可以为不小于0的整数。
在此可参照图2A以及图2B，图2A以及图2B是依据本发明实施例的损坏存储行的取代动作的示意图。在图2A中，存储分节SEC1对应备用区SPC1。存储分节SEC1中具有存储行MC1～MCA，备用区SPC1中则具有M个备用行SC1～SCM。其中，通过步骤S110的检查动作，可以获知存储分节SEC1的存储行MC2以及MC4中分别具有数据错误的位EB1以及EB2，存储分节SEC1的存储行MC3以及MCA中则分别具有无法被正常写入的位BB1、BB2以及BB3。在此，数据错误的位EB1以及EB2是可通过重新写入来进行数据的更正。无法被正常写入的位BB1、BB2以及BB3则可能发生物理性的错误，并无法被修复。因此，具有无法被正常写入的位BB1、BB2以及BB3的存储行MC3以及MCA，可被注记为损坏存储行。且在图2A的范例中，存储分节SEC1的损坏存储行的数量为2。
在图2B中，备用区SPC1中的两个备用行SC1以及SC2，依据存储分节SEC1的损坏存储行的数量(＝2)，被设定为被选中区SSC。被选中区SSC中的备用行SC1以及SC2并用以取代判定为损坏的存储行MC3以及MCA，并产生具有新的范围的存储分节SEC1’。以每一存储行、每一备用行均记录一个字节的数据为范例，备用行SC1以及SC2用以记录存储分节SEC1’中所存储的数据的最后两个字节。
在另一方面，未被选中区DSSC中的M-2个备用行SC3～SCM则用以存储错误纠正码(error correction code,ECC)。
举例来说明，以备用行SC1～SCM最大可提供个字节为范例，备用行SC1～SCM至多可提供以纠正160个字节*8/14＝91个错误位。若存储分节SEC1中出现100个错误位时，则无法有效纠正所有的错误位。而在本实施例中，以100个错误位中，有20个位属于损坏存储行为范例，备用行SC1～SCM的其中20个可被用以取代存储分节SEC1中的损坏存储行。如此一来，需纠正的错误位降低为80个，且未被选中区DSSC中的备用行则可提供140的字节的错误纠正码。在这样的条件下，未被选中区DSSC中的奇备用行所提供的错误纠正码至多可提供140个字节*8/14＝80的错误位的纠正动作。也就是说，数据的错误纠正动作可有效的被完成。
请重新参照图1，在步骤S130中，依据每一个损坏行数量，来调整对应的每一个存储分节错误纠正动作的层级(level)。
在本发明实施例中，在当存储分节中的损坏存储行的数量越多时，用以取代损坏存储行的备用行的数量就会越多。相对的，未被选中的备用行可提供的错误纠正码的数量就会相对的被降低。也因此，对应每一个存储分节的错误纠正动作的层级，需依据每一个存储分节的损坏存储行的数量来进行调整。本发明实施例可针对损坏存储行与错误纠正动作层级信息预先设定一个关系。接着，基于存储分节的损坏存储行的数量，通过设置查找表，来记录多个存储分节与错误纠正动作层级信息的对应关系。
也因此，在步骤S130中，可依据目前存取的存储分节，来对查找表执行查找动作，便可获得对应目前存取的存储分节的错误纠正动作层级信息。错误纠正动作层级信息用以设定针对目前存取的存储分节的错误纠正动作的层级(亦即错误纠正位数)。
以下请参照图3，图3为依据本发明一实施例的内存控制器的示意图。内存控制器300耦接至闪存301。内存控制器300包括核心电路310以及错误纠正装置320。核心电路310以及错误纠正装置320耦接至闪存301。
在本实施例中，核心电路310内存控制器300在对闪存301执行存取动作时，核心电路310可针对被存取的存储分节，以依据存储分节损坏存储行数量中，来选择备用行以取代被存取的存储分节中的一个或多个损坏存储行。错误纠正装置320则用以依据被存取的存储分节的损坏存储行数量来调整对应存储分节的错误纠正动作的层级，并针对所存取的数据来执行错误纠正的编码或译码动作。
在此请注意，关于闪存301的多个存储分节的损坏存储行数量的判断动作，可由另一电子装置(例如闪存的测试机台)来执行，或者也可以由核心电路310来执行。核心电路310或外部电子装置所测得的损坏存储行数量的相关信息可被传入至错误纠正装置320中，并据以建立记录存储分节以及错误纠正动作层级信息间的关系的查找表。
关于硬件架构的部分，核心电路310可以为具运算能力的处理器电路。或者，核心电路310可以是通过硬件描述语言(Hardware Description Language,HDL)或是其他任意本领域技术人员所熟知的数字电路的设计方式来进行设计的硬件电路。
关于错误纠正装置的实施细节，请参照图4，图4是依照本发明实施例的内存控制器的错误纠正装置的实施方式的示意图。错误纠正装置410耦接至闪存401。错误纠正装置410包括计数器411、查找表412、错误纠正编译码器413以及内存414。在本实施例中，闪存401中的多个存储分节可被设定为多个编码。计数器411则用以产生对应被存取的存储分节的编码的计数值CNT。在本实施例中，多个存储分节可依据编码的顺序，依序被存取。计数器411则可依序产生对应至被存取的存储分节的编码的计数值CNT。在本实施例中，计数器411可应用本领域技术人员和所熟知的任意形式的计数电路来实施，没有特别的限制。
查找表412中记录存储分节的编码，与对应的错误纠正动作层级信息ECCI的对照关系。在本实施方式中，闪存中401的每一存储分节的损坏存储行的数量已预先被检测出。查找表412可依据每一存储分节的损坏存储行的数量，以及对应被选用的错误纠正动作层级来被建立。查找表412可以由任意形式的内存来建构，没有特定的限制。
查找表412可依据所接收的计数值CNT以输出错误纠正动作层级信息ECCI。错误纠正动作层级信息ECCI可被传送至错误纠正编译码器413。错误纠正编译码器413则可依据错误纠正动作层级信息ECCI来设定错误纠正动作的层级来执行编码或译码动作，并针对闪存401的存取数据，进行错误纠正动作。
此外，发明实施例中的错误纠正装置410中被设置内存414。内存414可以是随机存取内存，提供错误纠正编译码器413存取所需的数据。
请参照图5，图5是依据本发明实施例的内存控制器的错误纠正装置的实施方式的示意图。错误纠正装置500耦接至闪存501。错误纠正装置500包括对应数据写入动作的计数器511、查找表521、编码器531以及内存541，错误纠正装置500另包括对应数据读出动作的计数器512、查找表522、译码器532以及内存542。其中，编码器531与译码器532构成错误纠正编译码器530。
计数器511、查找表521、编码器531以及内存541用以针对写入至闪存501的存取存储分节的数据执行错误纠正动作。计数器512、查找表522、译码器532以及内存542则用以针对由闪存501的存取存储分节读出的数据执行错误纠正动作。相关的动作细节与图4的实施方式类似，在此不多赘述。
在本实施方式中，查找表521、531可记录相同的内容。计数器511、512则可具有相同的电路架构。内存541、542可以为相同型式的随机存取内存。
根据上述，本发明利用备用行来取代存储分节中的损坏存储行来降低错误纠正动作所需纠正的位数。并且，对应损坏存储行的数量来调整错误纠正动作的层级。如此一来，内存控制器的错误纠正能力可以有效的被提升。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种闪存的控制方法，包括：
检查所述闪存中多个存储分节分别对应的多个损坏存储行数量；
依据每一所述损坏存储行数量以选择N个备用行来取代对应的每一所述存储分节中的N个损坏存储行，其中N为不小于0的整数；以及
依据每一所述损坏存储行数量以调整对应每一所述存储分节的错误纠正动作的层级。
2.根据权利要求1所述的控制方法，还包括：
针对所述多个存储分节分别对应的所述多个损坏存储行数量来设置多个错误纠正动作层级信息；以及
设置查找表以记录所述多个存储分节与所述多个错误纠正动作层级信息的对应关系。
3.根据权利要求2所述的控制方法，其中依据每一所述损坏存储行数量以调整对应每一所述存储分节的错误纠正动作的层级的步骤包括：
依据所述查找表来获得对应每一所述存储分节的每一所述错误纠正动作层级信息；以及
依据每一所述错误纠正动作层级信息来调整对应每一所述存储分节的错误纠正动作的层级。
4.根据权利要求1所述的控制方法，其中检查所述闪存中所述多个存储分节分别对应的所述多个损坏存储行数量的步骤包括：
针对每一所述存储分节中的多个存储行执行写入动作以及写入验证动作；以及
依据所述写入验证动作以计算每一所述存储分节对应的每一所述损坏存储行数量。
5.根据权利要求4所述的控制方法，其中每一所述存储行记录一字节的数据。
6.根据权利要求1所述的控制方法，其中依据每一所述损坏存储行数量以选择所述N个备用行以取代对应的每一所述存储分节中的所述N个损坏存储行的步骤包括：
在对应每一所述存储分节的M个备用行中，选择所述N个备用行以分别取代所述N个损坏存储行，其中M为大于N的正整数；以及
使未被选中的M-N个备用行存储错误纠正码。
7.一种内存控制器，耦接闪存，包括：
核心电路，在所述闪存中多个存储分节分别对应的多个损坏存储行数量中，依据每一所述损坏存储行数量以选择N个备用行来取代对应的每一所述存储分节中的N个损坏存储行，其中N为不小于0的整数；以及
错误纠正装置，耦接所述闪存，用以依据每一所述损坏存储行数量以调整对应每一所述存储分节的错误纠正动作的层级。
8.根据权利要求7所述的内存控制器，其中所述错误纠正装置包括：
计数器，产生对应被存取的每一所述存储分节的一计数值；
查找表，耦接所述存储分节计数器，依据所述计数值产生错误纠正动作层级信息；以及
错误纠正编译码器，耦接所述查找表，依据所述错误纠正动作层级信息以设定错误纠正动作的层级来执行编码或译码动作。
9.根据权利要求7所述的内存控制器，其中所述核心电路针对每一所述存储分节中的多个存储行执行写入动作以及一写入验证动作，并依据所述写入验证动作以计算每一所述存储分节对应的每一所述损坏存储行数量。
10.根据权利要求7所述的内存控制器，其中所述核心电路在对应每一所述存储分节的M个备用行中，选择所述N个备用行以分别取代所述N个损坏存储行，其中M为大于N的正整数；以及，使未被选中的M-N个备用行存储错误纠正码。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101556555A (zh) * 2008-04-08 2009-10-14 群联电子股份有限公司 用于闪存的区块管理方法、其控制器与储存系统
US20100070686A1 (en) * 2006-12-07 2010-03-18 Nxp, B.V. Method and device for reconfiguration of reliability data in flash eeprom storage pages
CN101853692A (zh) * 2009-04-03 2010-10-06 群联电子股份有限公司 具闪存测试功能的控制器及其储存系统与测试方法
CN101944386A (zh) * 2009-07-03 2011-01-12 群联电子股份有限公司 识别闪速存储器中错误数据的控制电路及存储系统与方法
US20140310573A1 (en) * 2013-04-12 2014-10-16 Qualcomm Incorporated Systems and methods to improve the reliability and lifespan of flash memory
US20150006999A1 (en) * 2013-07-01 2015-01-01 Asolid Technology Co., Ltd. Flash memory apparatus, memory controller and method for controlling flash memory
CN106653090A (zh) * 2016-12-30 2017-05-10 湖南国科微电子股份有限公司 大幅提升固态硬盘服务时间的闪存的错误管理方法
KR20180106014A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 메모리 시스템
CN111522684A (zh) * 2019-12-31 2020-08-11 北京航空航天大学 一种同时纠正相变存储器软硬错误的方法及装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI545582B (zh) * 2013-11-15 2016-08-11 慧榮科技股份有限公司 存取快閃記憶體中儲存單元的方法以及使用該方法的裝置
US9136014B2 (en) * 2013-12-23 2015-09-15 Storart Technology Co. Ltd. Method for replacing the address of some bad bytes of the data area and the spare area to good address of bytes in non-volatile storage system
TWI601148B (zh) * 2016-05-05 2017-10-01 慧榮科技股份有限公司 損壞資料行的篩選方法與具有損壞資料行總表的資料儲存裝置
TWI581093B (zh) * 2016-06-24 2017-05-01 慧榮科技股份有限公司 資料儲存媒體之損壞資料行的篩選方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100070686A1 (en) * 2006-12-07 2010-03-18 Nxp, B.V. Method and device for reconfiguration of reliability data in flash eeprom storage pages
CN101556555A (zh) * 2008-04-08 2009-10-14 群联电子股份有限公司 用于闪存的区块管理方法、其控制器与储存系统
CN101853692A (zh) * 2009-04-03 2010-10-06 群联电子股份有限公司 具闪存测试功能的控制器及其储存系统与测试方法
CN101944386A (zh) * 2009-07-03 2011-01-12 群联电子股份有限公司 识别闪速存储器中错误数据的控制电路及存储系统与方法
US20140310573A1 (en) * 2013-04-12 2014-10-16 Qualcomm Incorporated Systems and methods to improve the reliability and lifespan of flash memory
US20150006999A1 (en) * 2013-07-01 2015-01-01 Asolid Technology Co., Ltd. Flash memory apparatus, memory controller and method for controlling flash memory
CN104282342A (zh) * 2013-07-01 2015-01-14 点序科技股份有限公司 闪存装置、存储器控制器及闪存的控制方法
CN106653090A (zh) * 2016-12-30 2017-05-10 湖南国科微电子股份有限公司 大幅提升固态硬盘服务时间的闪存的错误管理方法
KR20180106014A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 메모리 시스템
CN111522684A (zh) * 2019-12-31 2020-08-11 北京航空航天大学 一种同时纠正相变存储器软硬错误的方法及装置

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