CN114078882A - 显示装置及其制造方法 - Google Patents

显示装置及其制造方法 Download PDF

Info

Publication number
CN114078882A
CN114078882A CN202110908698.7A CN202110908698A CN114078882A CN 114078882 A CN114078882 A CN 114078882A CN 202110908698 A CN202110908698 A CN 202110908698A CN 114078882 A CN114078882 A CN 114078882A
Authority
CN
China
Prior art keywords
transistor
electrode
insulating layer
gate
connection electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110908698.7A
Other languages
English (en)
Inventor
金宰范
金明镐
金连洪
孙暻锡
李善熙
李承俊
李昇宪
林俊亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN114078882A publication Critical patent/CN114078882A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Abstract

提供了一种显示装置和制造该显示装置的方法。该显示装置包括：基底；第一晶体管，包括基底上的沟道、第一电极和第二电极以及与第一晶体管的沟道叠置的栅电极；第一层间绝缘层，在第一晶体管的第一电极和第二电极上；第二晶体管，包括设置在第一层间绝缘层上的沟道、第二晶体管的第一电极和第二电极以及与第二晶体管的沟道叠置的栅电极；第一连接电极，设置在第一层间绝缘层上，并且与第一晶体管的第一电极连接；栅极绝缘层，设置在第一层间绝缘层与第一连接电极之间；以及第二连接电极，将第一连接电极和第二晶体管的第一电极连接。

Description

显示装置及其制造方法
本申请要求于2020年8月10日提交的第10-2020-0099934号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明的实施例涉及一种显示装置和制造该显示装置的方法。
背景技术
有机发光二极管(“OLED”)显示器包括两个电极和设置在两个电极之间的有机发射层，并且从两个电极中的一个电极注入的电子和从两个电极中的另一电极注入的空穴在有机发射层中结合，使得形成激子。随着激子从激发态变为基态，其发射能量并因此发光。
这种OLED显示器包括多个像素，每个像素包括作为自发射元件的OLED和用于驱动OLED的多个晶体管，并且在每个像素中形成至少一个电容器。
发明内容
为了将多个晶体管彼此连接，可以在绝缘层中限定开口，并且可以形成通过开口连接的连接电极。随着开口数量的增大，有机发光二极管的电极之间的距离会增大，因此，每个像素的尺寸会增大。因此，实现高分辨率存在问题。
实施例已经通过减少将多个晶体管连接的开口的数量而减小每个像素的尺寸来努力实现高分辨率显示装置。
实施例中的显示装置包括：基底；第一晶体管，包括设置在基底上的沟道、第一晶体管的分别设置在第一晶体管的沟道的相对侧处的第一电极和第二电极以及与第一晶体管的沟道叠置的栅电极；第一层间绝缘层，设置在第一晶体管的第一电极和第二电极上；第二晶体管，包括设置在第一层间绝缘层上的沟道、分别设置在第二晶体管的沟道的相对侧处的第一电极和第二电极以及与第二晶体管的沟道叠置的栅电极；第一连接电极，设置在第一层间绝缘层上，并且与第一晶体管的第一电极连接；栅极绝缘层，设置在第一层间绝缘层与第一连接电极之间；以及第二连接电极，将第一连接电极和第二晶体管的第一电极连接。
在实施例中，第二连接电极可以直接设置在第一连接电极上方，并且第二连接电极和第一连接电极可以彼此接触。
在实施例中，第二连接电极可以直接设置在第二晶体管的第一电极上方，并且第二连接电极和第二晶体管的第一电极可以彼此接触。
在实施例中，与第一晶体管的第一电极的至少一部分叠置的第一开口可以限定在第一层间绝缘层和栅极绝缘层中，并且第一连接电极通过第一开口与第一晶体管的第一电极连接。
在实施例中，第一连接电极的平面形状可以与栅极绝缘层的平面形状相同。
在实施例中，第二晶体管的栅电极可以包括第一栅电极和第二栅电极，栅极绝缘层还可以设置在第二晶体管的第一栅电极与第二晶体管的沟道之间，第一连接电极可以与第二晶体管的第一栅电极设置在同一层中，并且第二连接电极可以与第二晶体管的第二栅电极设置在同一层中。
在实施例中，第一晶体管的沟道、第一电极和第二电极可以包括多晶半导体材料，并且第二晶体管的沟道、第一电极和第二电极可以包括氧化物半导体材料。
在实施例中，显示装置还可以包括：初始化电压线，设置在基底上；第三晶体管，包括设置在第一层间绝缘层上的沟道、第三晶体管的分别设置在第三晶体管的沟道的相对侧处的第一电极和第二电极以及与第三晶体管的沟道叠置的栅电极；第三连接电极，连接到初始化电压线；以及第四连接电极，直接设置在第三连接电极和第三晶体管的第一电极上方，其中，第一层间绝缘层和栅极绝缘层还可以设置在初始化电压线与第三连接电极之间，与初始化电压线叠置的第一开口可以限定在第一层间绝缘层和栅极绝缘层中，第三连接电极可以通过第一开口与初始化电压线连接，并且第三晶体管的第二电极和第二晶体管的第二电极可以彼此连接。
在实施例中，显示装置还可以包括：保护垫，设置在第二晶体管的第二电极上，其中，保护垫可以与第二连接电极设置在同一层中。
在实施例中，显示装置还可以包括：第二层间绝缘层，设置在保护垫上；以及第三连接电极，设置在第二层间绝缘层上，并且将第一晶体管的栅电极和保护垫连接，其中，与保护垫叠置的第一开口可以限定在第二层间绝缘层中，并且第三连接电极可以通过第一开口与保护垫连接。
在实施例中，显示装置还可以包括：遮光层，与第二晶体管的沟道和栅电极叠置，其中，第一层间绝缘层和栅极绝缘层还可以设置在遮光层与第二晶体管的栅电极之间，与遮光层叠置的第一开口可以限定在第一层间绝缘层和栅极绝缘层中，并且第二晶体管的栅电极可以通过第一开口与遮光层连接。
在实施例中，显示装置还可以包括：第一存储电极，与第一晶体管的栅电极叠置，其中，第一存储电极可以包括与第二晶体管的沟道、第一电极和第二电极的材料相同的材料，并且可以与第二晶体管的沟道、第一电极和第二电极设置在同一层中。
实施例中的显示装置的制造方法包括：在基底上形成第一晶体管的沟道以及分别设置在沟道的相对侧处的第一电极和第二电极；形成第一晶体管的与第一晶体管的沟道叠置的栅电极；在第一晶体管的栅电极上形成第一层间绝缘层；在第一层间绝缘层上形成第二晶体管的沟道以及分别设置在第二晶体管的沟道的相对侧处的第一电极和第二电极；在第二晶体管的沟道、第一电极和第二电极以及第一层间绝缘层上形成栅极绝缘层；在栅极绝缘层和第一层间绝缘层中限定第一开口，第一开口与第一晶体管的第一电极叠置；在栅极绝缘层上形成第一连接电极，第一连接电极通过第一开口与第一晶体管的第一电极连接；通过使用第一连接电极作为掩模对栅极绝缘层进行蚀刻来去除栅极绝缘层的设置在第二晶体管的第一电极上的部分；以及形成第二连接电极，第二连接电极将第一连接电极和第二晶体管的第一电极连接。
在实施例中，第二连接电极可以直接设置在第一连接电极上方，并且第二连接电极和第一连接电极可以彼此接触。
在实施例中，第二连接电极可以直接设置在第二晶体管的第一电极上方，并且第二连接电极和第二晶体管的第一电极可以彼此接触。
在实施例中，第一连接电极的平面形状可以与栅极绝缘层的平面形状相同。
在实施例中，在形成第一连接电极的步骤中，可以使第二晶体管的第一栅电极与第二晶体管的沟道叠置，并且在形成第二连接电极的步骤中，可以使第二晶体管的第二栅电极与第二晶体管的沟道叠置。
在实施例中，第二晶体管的第二栅电极可以直接设置在第二晶体管的第一栅电极上方，并且第二晶体管的第二栅电极和第二晶体管的第一栅电极可以彼此接触。
在实施例中，第一晶体管的沟道、第一电极和第二电极可以包括多晶半导体材料，并且第二晶体管的沟道、第一电极和第二电极可以包括氧化物半导体材料。
实施例中的显示装置的制造方法还可以包括在基底上形成初始化电压线，其中，在形成第二晶体管的沟道、第一电极和第二电极的步骤中，可以形成第三晶体管的设置在第一层间绝缘层上的沟道以及分别设置在第三晶体管的沟道的相对侧处的第一电极和第二电极，在限定第一开口的步骤中，可以在栅极绝缘层和第一层间绝缘层中形成与初始化电压线叠置的第二开口，在形成第一连接电极的步骤中，可以形成通过第二开口与初始化电压线连接的第三连接电极，在去除栅极绝缘层的设置在第二晶体管的第一电极上的部分的步骤中，可以通过使用第三连接电极作为掩模对栅极绝缘层进行蚀刻来去除栅极绝缘层的设置在第三晶体管的第一电极上的部分，并且在形成第二连接电极的步骤中，形成将第三连接电极和初始化电压线连接的第四连接电极。
在实施例中，第四连接电极可以直接设置在第三连接电极上方，并且第四连接电极和第三连接电极可以彼此接触。
在实施例中，第四连接电极可以直接设置在第三晶体管的第一电极上方，并且第四连接电极和第三晶体管的第一电极可以彼此接触。
在实施例中，在形成第二连接电极的步骤中，可以在第二晶体管的第二电极上形成保护垫。
在实施例中，显示装置的制造方法还可以包括：在保护垫上形成第二层间绝缘层；在第二层间绝缘层中限定第二开口，第二开口与保护垫叠置；以及在第二层间绝缘层上形成第三连接电极，第三连接电极通过第二开口与保护垫连接，其中，第三连接电极将第一晶体管的栅电极和保护垫连接。
在实施例中，实施例中的显示装置的制造方法还可以包括形成遮光层，遮光层与第二晶体管的沟道和栅电极叠置，在限定第一开口的步骤中，可以限定与遮光层叠置的第二开口，在形成第一连接电极的步骤中，可以形成第二晶体管的通过第二开口与遮光层连接的第一栅电极，并且在形成第二连接电极的步骤中，可以在第二晶体管的第一栅电极上形成第二晶体管的第二栅电极。
在实施例中，在形成第二晶体管的沟道、第一电极和第二电极的步骤中，可以形成与第一晶体管的栅电极叠置的第一存储电极。
根据实施例，可以通过减少将多个晶体管连接的开口的数量而减小每个像素的尺寸来实现高分辨率显示装置。
附图说明
通过参照附图更详细地描述本公开的实施例，本公开的以上和其他实施例、优点和特征将变得更明显，在附图中：
图1是显示装置的实施例的电路图；
图2是显示装置的一个像素的实施例的俯视平面图；
图3是图2的沿着线III-III截取的剖视图；
图4示出了显示装置的每个层的制造顺序的实施例；
图5至图18是顺序地示出显示装置的制造顺序的实施例的俯视平面图或剖视图；
图19是显示装置的实施例的剖视图；
图20示出了显示装置的每个层的制造顺序的实施例；
图21至图25是顺序地示出显示装置的制造顺序的实施例的剖视图；
图26是显示装置的像素的实施例的俯视平面图；以及
图27是图26的沿着线XXVII-XXVII截取的剖视图。
具体实施方式
在下文中，将参照附图更充分地描述发明，在附图中示出了发明的实施例。如本领域技术人员将认识到的，在全部不脱离发明的精神或范围的情况下，可以以各种不同的方式修改所描述的实施例。
附图和描述被认为本质上是说明性的而非限制性的。贯穿说明书，同样的附图标记表示同样的元件。
另外，由于为了更好地理解和易于描述而任意地示出了附图中示出的每个组件的尺寸和厚度，因此发明不必限于示出的内容。在附图中，为了清楚起见，夸大了层、膜、面板、区域等的厚度。另外，在附图中，为了更好地理解和易于描述，夸大了一些层和区域的厚度。
将理解的是，当诸如层、膜、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”时，不存在中间元件。将理解的是，当诸如层、膜、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。
另外，除非明确地相反描述，否则词语“包含”及其变型将被理解为意指包括所陈述的元件但是不排除任何其他元件。
将理解的是，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离这里的教导的情况下，下面讨论的“第一元件”、“组件”、“区域”、“层”或“部分”可以被称为第二元件、组件、区域、层或部分。
这里使用的术语仅出于描述特定实施例的目的，而不旨在成为限制。如这里所使用的，除非内容另外清楚地指出，否则单数形式“一”、“一个(种/者)”和“该(所述)”旨在包括复数形式，所述复数形式包括“至少一个(种/者)”。“或”是指“和/或”。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。还将理解的是，当在本说明书中使用术语“包含”和/或其变型或者“包括”和/或其变型时，说明存在所陈述的特征、区域、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或更多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
此外，这里可以使用诸如“下”或“底部”和“上”或“顶部”的相对术语来描述如图中示出的一个元件与另一元件的关系。将理解的是，除了图中描绘的方位之外，相对术语旨在涵盖装置的不同的方位。在实施例中，当图中的装置被翻转时，被描述为“在”其他元件的“下”侧上的元件随后将被定位在所述其他元件的“上”侧上。因此，示例性术语“下”可以根据图的特定方位涵盖“下”和“上”两种方位。相似地，当图中的一个中的装置被翻转时，被描述为“在”其他元件“下方”或“之下”的元件随后将被定位为“在”所述其他元件“上方”。因此，示例性术语“在……下方”或“在……之下”可以涵盖上方和下方两种方位。
考虑到所讨论的测量和与特定量的测量有关的误差(即，测量系统的局限性)，如这里所使用的“约”或“近似(大致)”包括所陈述的值，并表示在如由本领域普通技术人员所确定的特定值的可接受偏差范围内。例如，“约”可以是指在一个或更多个标准偏差内，或在所陈述的值的±30％、±20％、±10％、±5％内。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，术语(诸如在常用词典中定义的术语)应当被解释为具有与它们在相关领域和发明的上下文中的意思一致的意思，并且将不以理想化或过于形式化的含义来解释，除非在这里明确地如此定义。
这里参照作为理想化的实施例的示意图的剖面图来描述实施例。如此，预计出现例如由制造技术和/或公差引起的图示的形状的变化。因此，这里描述的实施例不应该被解释为局限于这里示出的区域的特定形状，而将包括例如由制造导致的形状的偏差。在实施例中，示出或描述为平坦的区域可以通常具有粗糙的或非线性的特征。此外，示出的尖角(或锐角)可以是圆形的(或倒圆的)。因此，图中示出的区域在本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，并且不旨在限制权利要求的范围。
首先，参照图1，将描述实施例中的显示装置。
图1是显示装置的实施例的电路图。
如图1中所示，实施例中的显示装置的一个像素PX包括连接到多条布线127、151、152、153、154、155、171、172和741的多个晶体管T1、T2、T3、T4、T5、T6和T7、存储电容器Cst和发光二极管LED。
一个像素PX与多条布线127、151、152、153、154、155、171、172和741连接。多条布线127、151、152、153、154、155、171、172和741包括初始化电压线127、第一扫描线151、第二扫描线152、初始化控制线153、旁路控制线154、发光控制线155、数据线171、驱动电压线172和共电压线741。
第一扫描线151连接到栅极驱动器(未示出)，并且将第一扫描信号GW传输到第二晶体管T2。可以以与第一扫描线151的信号的时序相同的时序向第二扫描线152施加具有与施加到第一扫描线151的电压的极性相反的极性的电压。在实施例中，例如，当将负电压施加到第一扫描线151时，可以将正电压施加到第二扫描线152。第二扫描线152将第二扫描信号GC传输到第三晶体管T3。
初始化控制线153将初始化控制信号GI传输到第四晶体管T4。旁路控制线154将旁路信号GB传输到第七晶体管T7。旁路控制线154可以包括前一或下一第一扫描线151。发光控制线155将发光控制信号EM传输到第五晶体管T5和第六晶体管T6。
数据线171是传输从数据驱动器(未示出)产生的数据电压DATA的布线，并且发光二极管LED的亮度根据施加到像素PX的数据电压DATA而变化。
驱动电压线172施加驱动电压ELVDD。初始化电压线127传输初始化电压VINT。共电压线741将共电压ELVSS施加到发光二极管LED的阴极。在示出的实施例中，施加到驱动电压线172的电压、施加到初始化电压线127的电压和施加到共电压线741的电压可以分别是恒定电压。
在下文中，将详细地描述多个晶体管的结构和连接关系。
驱动晶体管(也称为第一晶体管)T1可以具有P型晶体管特性，并且可以包括多晶半导体。驱动晶体管T1是根据施加到驱动晶体管T1的栅电极的数据电压DATA来控制输出到发光二极管LED的阳极的电流的强度的晶体管。由于发光二极管LED的亮度是根据输出到发光二极管LED的阳极的驱动电流的强度来控制的，因此发光二极管LED的亮度可以根据施加到像素PX的数据电压DATA来调整。为了这个目的，驱动晶体管T1的第一电极设置为能够接收驱动电压ELVDD，并且因此经由第五晶体管T5与驱动电压线172连接。驱动晶体管T1的第二电极设置为能够朝向发光二极管LED输出电流，并且因此经由第六晶体管T6与发光二极管LED的阳极连接。另外，驱动晶体管T1的第二电极与第二晶体管T2的第二电极连接，并且因此接收数据电压DATA。另外，驱动晶体管T1的第一电极将施加到第二电极的数据电压DATA传输到第三晶体管T3。驱动晶体管T1的栅电极与存储电容器Cst的一个电极(在下文中，称为第二存储电极)连接。因此，驱动晶体管T1的栅电极的电压根据存储在存储电容器Cst中的电压而改变，并且因此，从驱动晶体管T1输出的驱动电流改变。另外，存储电容器Cst还用于在一个帧时段内将驱动晶体管T1的栅电极的电压保持在恒定电平。
第二晶体管T2可以具有P型晶体管特性，并且可以包括多晶半导体。第二晶体管T2是将数据电压DATA接收到像素PX中的晶体管。第二晶体管T2的栅电极与第一扫描线151连接。第二晶体管T2的第一电极与数据线171连接。第二晶体管T2的第二电极与驱动晶体管T1的第二电极连接。当第二晶体管T2由通过第一扫描线151传输的第一扫描信号GW之中的负电压导通时，通过数据线171传输的数据电压DATA传输到驱动晶体管T1的第二电极。
第三晶体管T3可以具有N型晶体管特性，并且可以包括氧化物半导体。第三晶体管T3将驱动晶体管T1的第一电极和栅电极电连接。因此，第三晶体管T3是使得作为通过驱动晶体管T1改变的数据电压DATA的补偿电压能够传输到存储电容器Cst的第二存储电极的晶体管。第三晶体管T3的栅电极与第二扫描线152连接，并且第三晶体管T3的第一电极与驱动晶体管T1的第一电极连接。第三晶体管T3的第二电极与存储电容器Cst的第二存储电极和驱动晶体管T1的栅电极连接。第三晶体管T3由通过第二扫描线152传输的第二扫描信号GC的正电压导通，将驱动晶体管T1的栅电极和驱动晶体管T1的第一电极连接，并且将施加到驱动晶体管T1的栅电极的电压传输到存储电容器Cst的第二存储电极，使得传输的电压存储在存储电容器Cst中。
第四晶体管T4可以具有N型晶体管特性，并且可以包括氧化物半导体。第四晶体管T4用于使驱动晶体管T1的栅电极和存储电容器Cst的第二存储电极初始化。第四晶体管T4的栅电极与初始化控制线153连接，并且第四晶体管T4的第一电极与初始化电压线127连接。第四晶体管T4的第二电极经由第三晶体管T3的第二电极连接到存储电容器Cst的第二存储电极和驱动晶体管T1的栅电极。第四晶体管T4由通过初始化控制线153传输的初始化控制信号GI的正电压导通，并且因此将初始化电压VINT传输到驱动晶体管T1的栅电极和存储电容器Cst的第二存储电极。因此，驱动晶体管T1的栅电极和存储电容器Cst的电压被初始化。
第五晶体管T5可以具有P型晶体管特性，并且可以包括多晶半导体。第五晶体管T5用于将驱动电压ELVDD传输到驱动晶体管T1。第五晶体管T5的栅电极与发光控制线155连接，第五晶体管T5的第一电极与驱动电压线172连接，第五晶体管T5的第二电极与驱动晶体管T1的第一电极连接。
第六晶体管T6可以具有P型晶体管特性，并且可以包括多晶半导体。第六晶体管T6用于将从驱动晶体管T1输出的驱动电流传输到发光二极管LED。
第六晶体管T6的栅电极与发光控制线155连接，第六晶体管T6的第一电极与驱动晶体管T1的第二电极连接，第六晶体管T6的第二电极与发光二极管LED的阳极连接。
第七晶体管T7可以具有P型晶体管特性，并且可以包括多晶半导体。第七晶体管T7用于使发光二极管LED的阳极初始化。第七晶体管T7的栅电极与旁路控制线154连接，第七晶体管T7的第一电极与发光二极管LED的阳极连接，第七晶体管T7的第二电极与初始化电压线127连接。当第七晶体管T7由旁路信号GB的负电压导通时，初始化电压VINT施加到发光二极管LED的阳极，并且因此发光二极管LED的阳极被初始化。
在以上描述中，一个像素PX包括七个晶体管T1至T7和一个存储电容器Cst，但是这不是限制性的，晶体管的数量、电容器的数量以及它们之间的连接关系可以被不同地修改。
在示出的实施例中，驱动晶体管T1可以包括多晶半导体。另外，第三晶体管T3和第四晶体管T4可以包括氧化物半导体。第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可以包括多晶半导体。然而，这不是限制性的，第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的一个或更多个可以包括氧化物半导体。在示出的实施例中，第三晶体管T3和第四晶体管T4包括与驱动晶体管T1的半导体材料不同的半导体材料，以从而实现稳定的驱动并改善可靠性。
在下文中，将参照图2至图18详细地描述驱动晶体管T1、第三晶体管T3、第四晶体管T4等的平面和剖面结构。
图2是显示装置的一个像素的实施例的俯视平面图，图3是图2的沿着线III-III截取的剖视图，并且图4示出了显示装置的每个层的制造顺序的实施例。图5至图18是顺序地示出显示装置的制造顺序的实施例的俯视平面图或剖视图。图5、图7、图9、图11、图13、图15和图17是俯视平面图，图6、图8、图10、图12、图14、图16和图18是剖视图。由于第七晶体管T7连接到下一级的第一扫描线151，因此未示出第七晶体管T7，而是示出了前一级的第七晶体管T7。
如图4中所示，设置了多晶半导体ACT1(LTPS)、第一栅极导体GAT1、第二栅极导体GAT2和氧化物半导体ACT2(氧化物)，然后可以在绝缘层中限定开口CNT1。接下来，设置第三栅极导体GAT3和第四栅极导体GAT4，然后可以限定开口CNT2。随后，可以设置数据导体SD。
如图2至图18中所示，可以在基底110上设置包括驱动晶体管T1的沟道1132、第一电极1131和第二电极1133的多晶半导体ACT1(LTPS)。图5和图6示出了多晶半导体ACT1(LTPS)。除了驱动晶体管T1之外，多晶半导体ACT1(LTPS)还可以包括第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道、第一电极和第二电极。
驱动晶体管T1的沟道1132可以具有在平面图中弯曲的形状。然而，驱动晶体管T1的沟道1132的形状不限于此，并且可以被不同地修改。在实施例中，驱动晶体管T1的沟道1132可以弯曲成其他形状，并且例如可以弯曲成条形的形状。驱动晶体管T1的第一电极1131和第二电极1133可以分别设置在驱动晶体管T1的沟道1132的相对侧处。驱动晶体管T1的第一电极1131在平面图中向下延伸，并且因此可以与第五晶体管T5的第二电极连接。驱动晶体管T1的第二电极1133在平面图中竖直地延伸，并且向上延伸的部分可以与第二晶体管T2的第二电极连接，并且向下延伸的部分可以与第六晶体管T6的第一电极连接。
可以在基底110与包括驱动晶体管T1的沟道1132、第一电极1131和第二电极1133的多晶半导体之间设置缓冲层111。缓冲层111可以具有单层或多层结构。缓冲层111可以包括有机绝缘材料或无机绝缘材料。
可以在包括驱动晶体管T1的沟道1132、第一电极1131和第二电极1133的多晶半导体上设置第一栅极绝缘层141。第一栅极绝缘层141可以包括氮化硅、氧化硅等。
可以在第一栅极绝缘层141上设置包括驱动晶体管T1的栅电极1151的第一栅极导体GAT1。图7和图8示出了多晶半导体ACT1(LTPS)和第一栅极导体GAT1。除了驱动晶体管T1之外，第一栅极导体GAT1还可以包括第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极。
驱动晶体管T1的栅电极1151可以与驱动晶体管T1的沟道1132叠置。驱动晶体管T1的沟道1132被驱动晶体管T1的栅电极1151覆盖。
第一栅极导体GAT1还可以包括第一扫描线151和发光控制线155。第一扫描线151和发光控制线155可以大致在水平方向上延伸。第一扫描线151可以与第二晶体管T2的栅电极连接。第一扫描线151可以与第二晶体管T2的栅电极是一体的。第一扫描线151可以与设置在前一级的像素PX中的第七晶体管T7的栅电极连接。即，连接到第七晶体管T7的旁路控制线154可以包括下一级的第一扫描线151。第一扫描线151可以与设置在前一级的像素PX中的第七晶体管T7的栅电极是一体的。第五晶体管T5的栅电极和第六晶体管T6的栅电极可以与发光控制线155连接。第五晶体管T5的栅电极和第六晶体管T6的栅电极可以与发光控制线155是一体的。
在形成包括驱动晶体管T1的栅电极1151的第一栅极导体GAT1之后，可以执行掺杂工艺或等离子体工艺。多晶半导体ACT1(LTPS)的被第一栅极导体GAT1覆盖的部分不经历掺杂或等离子体处理，多晶半导体ACT1(LTPS)的未被第一栅极导体GAT1覆盖的部分经历掺杂或等离子体处理，从而具有与导体的特性相同的特性。在这种情况下，可以使用P型掺杂剂，并且包括多晶半导体ACT1(LTPS)的驱动晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可以具有P型晶体管特性。
可以在包括驱动晶体管T1的栅电极1151的第一栅极导体GAT1和第一栅极绝缘层141上设置第二栅极绝缘层142。第二栅极绝缘层142可以包括氮化硅、氧化硅等。
可以在第二栅极绝缘层142上设置包括存储电容器Cst的第一存储电极1153的第二栅极导体GAT2。图9和图10示出了多晶半导体ACT1(LTPS)、第一栅极导体GAT1和第二栅极导体GAT2。
第一存储电极1153通过与驱动晶体管T1的栅电极1151叠置而形成存储电容器Cst。在存储电容器Cst的第一存储电极1153中限定开口1152。存储电容器Cst的第一存储电极1153的开口1152可以与驱动晶体管T1的栅电极1151叠置。
第二栅极导体GAT2还可以包括初始化电压线127。初始化电压线127可以大致在水平方向上延伸。
可以在包括存储电容器Cst的第一存储电极1153的第二栅极导体GAT2上设置第一层间绝缘层161。第一层间绝缘层161可以包括氮化硅、氧化硅等。
可以在第一层间绝缘层161上设置包括第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138的氧化物半导体ACT2(氧化物)。图11和图12示出了多晶半导体ACT1(LTPS)、第一栅极导体GAT1、第二栅极导体GAT2和氧化物半导体ACT2(氧化物)。
在实施例中，氧化物半导体ACT2(氧化物)可以包括一元金属氧化物(诸如氧化铟(In)、氧化锡(Sn)、氧化锌(Zn)等)、二元金属氧化物(诸如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物等)、三元金属氧化物(诸如In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物等)以及四元金属氧化物(诸如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物等)。在实施例中，氧化物半导体ACT2(氧化物)可以包括例如In-Ga-Zn基氧化物之中的氧化铟镓锌(“IGZO”)。
第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138可以彼此连接，并且因此可以彼此是一体的。第三晶体管T3的第一电极3136和第二电极3138可以分别设置在第三晶体管T3的沟道3137的相对侧处。第四晶体管T4的第一电极4136和第二电极4138可以分别设置在第四晶体管T4的沟道4137的相对侧处。第三晶体管T3的第二电极3138可以与第四晶体管T4的第二电极4138连接。
可以在包括第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138的氧化物半导体ACT2(氧化物)上设置第三栅极绝缘层143。第三栅极绝缘层143可以与第三晶体管T3的沟道3137叠置，并且可以不与第三晶体管T3的第一电极3136和第二电极3138叠置。另外，第三栅极绝缘层143可以与第四晶体管T4的沟道4137叠置，并且可以不与第四晶体管T4的第一电极4136和第二电极4138叠置。
可以在第三栅极绝缘层143上设置包括第三晶体管T3的下栅电极3151a和第四晶体管T4的下栅电极4151a的第三栅极导体GAT3。图15和图16示出了多晶半导体ACT1(LTPS)、第一栅极导体GAT1、第二栅极导体GAT2、氧化物半导体ACT2(氧化物)以及第三栅极导体GAT3。另外，图15和图16示出了限定在第三栅极绝缘层143中的开口CNT1。
第三晶体管T3的下栅电极3151a可以与第三晶体管T3的沟道3137叠置。第四晶体管T4的下栅电极4151a可以与第四晶体管T4的沟道4137叠置。
第三栅极导体GAT3还可以包括下第二扫描线152a和下初始化控制线153a。下第二扫描线152a和下初始化控制线153a可以大致在水平方向上延伸。下第二扫描线152a可以与第三晶体管T3的下栅电极3151a连接。下第二扫描线152a可以与第三晶体管T3的下栅电极3151a是一体的。下初始化控制线153a可以与第四晶体管T4的下栅电极4151a连接。下初始化控制线153a可以与第四晶体管T4的下栅电极4151a是一体的。
第三栅极导体GAT3还可以包括下第一连接电极3175和下第二连接电极4175。下第一连接电极3175可以与驱动晶体管T1的第一电极1131叠置。下第一连接电极3175可以设置为与第三晶体管T3的第一电极3136相邻。下第二连接电极4175可以与初始化电压线127叠置。下第二连接电极4175可以设置为与第四晶体管T4的第一电极4136相邻。
第一栅极绝缘层141、第二栅极绝缘层142和第一层间绝缘层161可以设置在整个基底110上。第三栅极绝缘层143不设置在整个基底110上，而是可以仅设置在一些区域中。第三栅极绝缘层143可以仅设置在第三栅极导体GAT3下面。第三栅极绝缘层143可以设置在第三晶体管T3的下栅电极3151a与第三晶体管T3的沟道3137之间。第三栅极绝缘层143不设置在第三晶体管T3的第一电极3136和第二电极3138上。第三栅极绝缘层143可以设置在第四晶体管T4的下栅电极4151a与第四晶体管T4的沟道4137之间。第三栅极绝缘层143不设置在第四晶体管T4的第一电极4136和第二电极4138上。第三栅极绝缘层143可以设置在下第二扫描线152a和下初始化控制线153a与第一层间绝缘层161之间。第三栅极绝缘层143可以设置在下第一连接电极3175和下第二连接电极4175与第一层间绝缘层161之间，并且设置在下第一连接电极3175与第一层间绝缘层161之间的第三栅极绝缘层143的平面形状可以与下第一连接电极3175的平面形状相同。
可以在第三栅极绝缘层143中限定第一开口3165和第二开口4165。第一开口3165可以与驱动晶体管T1的第一电极1131叠置。第一开口3165可以与下第一连接电极3175叠置。第一开口3165还可以限定在第一层间绝缘层161、第二栅极绝缘层142和第一栅极绝缘层141中。下第一连接电极3175可以通过第一开口3165与驱动晶体管T1的第一电极1131连接。第二开口4165可以与初始化电压线127叠置。第二开口4165可以与下第二连接电极4175叠置。第二开口4165还可以限定在第一层间绝缘层161中。下第二连接电极4175可以通过第二开口4165与初始化电压线127连接。
在形成包括第三晶体管T3的下栅电极3151a和第四晶体管T4的下栅电极4151a的第三栅极导体GAT3之后，可以执行掺杂工艺或等离子体处理。氧化物半导体ACT2(氧化物)的被第三栅极导体GAT3覆盖的部分不经历掺杂工艺或等离子体处理，氧化物半导体ACT2(氧化物)的未被第三栅极导体GAT3覆盖的部分可以被掺杂或等离子体处理，从而具有与导体的特性相同的特性。第三晶体管T3的沟道3137可以设置在栅电极3151下方，以从而与栅电极3151叠置。第三晶体管T3的第一电极3136和第二电极3138可以不与栅电极3151叠置。第四晶体管T4的沟道4137可以设置在栅电极4151下方，以与栅电极4151叠置。第四晶体管T4的第一电极4136和第二电极4138可以不与栅电极4151叠置。在这种情况下，可以使用N型掺杂剂，并且包括氧化物半导体材料的第三晶体管T3和第四晶体管T4可以具有N型晶体管特性。
可以在第三栅极导体GAT3上设置包括第三晶体管T3的上栅电极3151b和第四晶体管T4的上栅电极4151b的第四栅极导体GAT4。图17和图18示出了多晶半导体ACT1(LTPS)、第一栅极导体GAT1、第二栅极导体GAT2、氧化物半导体ACT2(氧化物)、开口CNT1、第三栅极导体GAT3以及第四栅极导体GAT4。
可以在第三栅极导体GAT3上方设置第四栅极导体GAT4。在第三栅极导体GAT3与第四栅极导体GAT4之间未设置绝缘层。第三栅极导体GAT3和第四栅极导体GAT4可以彼此接触。
可以在第三晶体管T3的下栅电极3151a上设置第三晶体管T3的上栅电极3151b。可以在第三晶体管T3的下栅电极3151a上方直接设置第三晶体管T3的上栅电极3151b。第三晶体管T3的上栅电极3151b可以接触第三晶体管T3的下栅电极3151a。在平面图中，第三晶体管T3的上栅电极3151b可以具有与第三晶体管T3的下栅电极3151a的形状相同的形状。
可以在第四晶体管T4的下栅电极4151a上方设置第四晶体管T4的上栅电极4151b。可以在第四晶体管T4的下栅电极4151a上方直接设置第四晶体管T4的上栅电极4151b。第四晶体管T4的上栅电极4151b可以接触第四晶体管T4的下栅电极4151a。在平面图中，第四晶体管T4的上栅电极4151b可以具有与第四晶体管T4的下栅电极4151a的形状相同的形状。
第四栅极导体GAT4还可以包括上第二扫描线152b和上初始化控制线153b。上第二扫描线152b和上初始化控制线153b可以大致在水平方向上延伸。可以在下第二扫描线152a上方设置上第二扫描线152b。可以在下第二扫描线152a上方直接设置上第二扫描线152b。上第二扫描线152b和下第二扫描线152a可以彼此接触。在平面图中，上第二扫描线152b可以具有与下第二扫描线152a的形状相同的形状。上第二扫描线152b可以与第三晶体管T3的上栅电极3151b连接。上第二扫描线152b可以与第三晶体管T3的上栅电极3151b是一体的。可以在下初始化控制线153a上设置上初始化控制线153b。可以在下初始化控制线153a上方直接设置上初始化控制线153b。上初始化控制线153b和下初始化控制线153a可以彼此接触。在平面图中，上初始化控制线153b可以具有与下初始化控制线153a的形状相同的形状。上初始化控制线153b可以与第四晶体管T4的上栅电极4151b连接。上初始化控制线153b可以与第四晶体管T4的上栅电极4151b是一体的。
第四栅极导体GAT4还可以包括上第一连接电极3176和上第二连接电极4176。上第一连接电极3176可以与驱动晶体管T1的第一电极1131、下第一连接电极3175和第三晶体管T3的第一电极3136叠置。可以在下第一连接电极3175和第三晶体管T3的第一电极3136上方直接设置上第一连接电极3176。上第一连接电极3176和下第一连接电极3175可以彼此接触，并且上第一连接电极3176和第三晶体管T3的第一电极3136可以彼此接触。上第一连接电极3176可以将驱动晶体管T1的第一电极1131和第三晶体管T3的第一电极3136电连接。上第二连接电极4176可以与初始化电压线127、下第二连接电极4175和第四晶体管T4的第一电极4136叠置。可以在下第二连接电极4175和第四晶体管T4的第一电极4136上方直接设置上第二连接电极4176。上第二连接电极4176和下第二连接电极4175可以彼此接触，并且上第二连接电极4176和第四晶体管T4的第一电极4136可以彼此接触。上第二连接电极4176可以将初始化电压线127和第四晶体管T4的第一电极4136电连接。
第四栅极导体GAT4还可以包括保护垫(pad，或称为“焊盘”)3178。可以在第三晶体管T3的第二电极3138上设置保护垫3178。可以在第三晶体管T3的第二电极3138上直接设置保护垫3178。保护垫3178和第三晶体管T3的第二电极3138可以彼此接触。保护垫3178可以设置为覆盖第三晶体管T3的第二电极3138的顶表面和侧表面。
可以在包括第三晶体管T3的上栅电极3151b和第四晶体管T4的上栅电极4151b的第四栅极导体GAT4上设置第二层间绝缘层162。可以在第二层间绝缘层162中限定第三开口3166。第三开口3166可以与保护垫3178和第三晶体管T3的第二电极3138叠置。
可以在第二层间绝缘层162上设置包括第三连接电极1175的数据导体SD。
第三连接电极1175可以与保护垫3178和第三晶体管T3的第二电极3138叠置。第三连接电极1175可以通过第三开口3166与保护垫3178连接。第三连接电极1175可以通过保护垫3178与第三晶体管T3的第二电极3138连接。第三连接电极1175可以与驱动晶体管T1的栅电极1151叠置。第三连接电极1175可以与驱动晶体管T1的栅电极1151连接。第三连接电极1175可以将第三晶体管T3的第二电极3138和驱动晶体管T1的栅电极1151电连接。
数据导体SD还可以包括数据线171和驱动电压线172。数据线171和驱动电压线172可以大致在竖直方向上延伸。数据线171可以与第二晶体管T2连接。驱动电压线172可以与第五晶体管T5连接。另外，驱动电压线172可以与第一存储电极1153连接。
在以上描述中，第三连接电极1175、数据线171和驱动电压线172设置在同一层中，并且因此形成数据导体SD，但是发明不限于此，并且各种修改是可用的。在实施例中，数据导体SD可以包括例如第一数据导体和第二数据导体。在这种情况下，绝缘层可以设置在第一数据导体与第二数据导体之间。第三连接电极1175、数据线171和驱动电压线172中的一些可以包括在第一数据导体中，并且第三连接电极1175、数据线171和驱动电压线172中的其余的部分可以包括在第二数据导体中。
尽管未示出，但是可以在数据导体SD上设置保护膜，并且可以在保护膜上设置阳极。阳极可以与第六晶体管T6连接，并且可以接收驱动晶体管T1的输出电流。可以在阳极上设置分隔壁。在分隔壁中限定开口，并且分隔壁的开口可以与阳极叠置。可以在分隔壁的开口中设置发光元件层。可以在发光元件层和分隔壁上设置阴极。阳极、发光元件层和阴极可以形成发光二极管LED。
接下来，参照图1至图18，将描述用于制造实施例中的显示装置的方法。
首先，如图5和图6中所示，可以在基底110上由有机绝缘材料或无机绝缘材料设置缓冲层111。可以在整个基底110上设置缓冲层111。缓冲层111可以具有单层或多层结构。可以根据情况省略缓冲层111。
随后，可以在缓冲层111上由多晶半导体材料设置多晶半导体ACT1(LTPS)。可以通过经由光刻工艺对多晶半导体ACT1(LTPS)进行图案化来设置驱动晶体管T1的沟道1132、第一电极1131和第二电极1133。在这种情况下，除了驱动晶体管T1之外，还可以设置第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道、第一电极和第二电极。
如图7和图8中所示，可以在多晶半导体ACT1(LTPS)上由氮化硅、氧化硅等设置第一栅极绝缘层141。可以在整个基底110上设置第一栅极绝缘层141。
随后，可以在第一栅极绝缘层141上由金属材料设置第一栅极导体GAT1。通过光刻工艺对第一栅极导体GAT1进行图案化，使得可以设置驱动晶体管T1的栅电极1151。在这种情况下，除了驱动晶体管T1的栅电极之外，还可以设置第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极。另外，可以设置第一扫描线151和发光控制线155。
可以对驱动晶体管T1的栅电极1151进行图案化，以使其与驱动晶体管T1的沟道1132叠置。在这种情况下，可以对驱动晶体管T1的栅电极1151进行图案化，使得其不与驱动晶体管T1的第一电极1131和第二电极1133叠置。可以对第一扫描线151进行图案化，以使其连接到第二晶体管T2的栅电极。可以对发光控制线155进行图案化，以使其连接到第五晶体管T5的栅电极和第六晶体管T6的栅电极。
在对第一栅极导体GAT1进行图案化之后，执行掺杂或等离子体处理，以调整多晶半导体ACT1(LTPS)的电导率。当在整个基底110上执行掺杂工艺或等离子体处理时，不对多晶半导体ACT1(LTPS)的被第一栅极导体GAT1覆盖的部分进行掺杂或等离子体处理，对多晶半导体ACT1(LTPS)的未被第一栅极导体GAT1覆盖的部分进行掺杂或等离子体处理并因此可以使其具有与导体的特性相同的特性。因此，驱动晶体管T1的第一电极1131和第二电极1133可以具有与导体的特性相同的特性。在这种情况下，可以使用P型掺杂剂，并且包括多晶半导体材料的驱动晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可以具有P型晶体管特性。
如图9和图10中所示，可以在第一栅极导体GAT1和第一栅极绝缘层141上由氮化硅、氧化硅等设置第二栅极绝缘层142。在这种情况下，可以在整个基底110上设置第二栅极绝缘层142。
随后，可以在第二栅极绝缘层142上由金属材料设置第二栅极导体GAT2。可以通过经由光刻工艺对第二栅极导体GAT2进行图案化来设置存储电容器Cst的第一存储电极1153。在这种情况下，还可以设置初始化电压线127。
存储电容器Cst的第一存储电极1153通过与驱动晶体管T1的栅电极1151叠置而形成存储电容器Cst。初始化电压线127可以大致在水平方向上延伸。
如图11和图12中所示，可以在第二栅极导体GAT2和第二栅极绝缘层142上由氮化硅、氧化硅等设置第一层间绝缘层161。在这种情况下，可以在整个基底110上设置第一层间绝缘层161。
随后，可以在第一层间绝缘层161上由氧化物半导体材料设置氧化物半导体ACT2(氧化物)。可以通过经由光刻工艺对氧化物半导体ACT2(氧化物)进行图案化来设置第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138。
第三晶体管T3的沟道3137、第一电极3136和第二电极3138与第四晶体管T4的沟道4137、第一电极4136和第二电极4138可以彼此连接，并且因此可以是一体的。
如图13和图14中所示，可以在氧化物半导体ACT2(氧化物)和第一层间绝缘层161上由氮化硅、氧化硅等设置第三栅极绝缘层143。在这种情况下，可以在整个基底110上设置第三栅极绝缘层143。
随后，可以通过经由光刻工艺对第三栅极绝缘层143进行图案化来限定开口CNT1。在这种情况下，也可以一起对设置在第三栅极绝缘层143下方的第一层间绝缘层161、第二栅极绝缘层142和第一栅极绝缘层141进行图案化。可以在第三栅极绝缘层143中限定第一开口3165和第二开口4165。可以在第三栅极绝缘层143、第一层间绝缘层161、第二栅极绝缘层142和第一栅极绝缘层141中限定第一开口3165。可以通过第一开口3165使驱动晶体管T1的第一电极1131的顶表面的至少一部分暴露于外部。即，第一开口3165可以与驱动晶体管T1的第一电极1131的至少一部分叠置。可以在第三栅极绝缘层143和第一层间绝缘层161中限定第二开口4165。可以通过第二开口4165使初始化电压线127的顶表面的至少一部分暴露于外部。即，第二开口4165可以与初始化电压线127的至少一部分叠置。
在执行用于限定第一开口3165和第二开口4165的蚀刻工艺的同时，包括氧化物半导体材料的第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138被第三栅极绝缘层143覆盖。因此，可以防止第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138由于蚀刻工艺而被损坏。
如图15和图16中所示，可以在第三栅极绝缘层143上由金属材料设置第三栅极导体GAT3。可以通过经由光刻工艺对第三栅极导体GAT3进行图案化来设置第三晶体管T3的下栅电极3151a和第四晶体管T4的下栅电极4151a。在这种情况下，还可以设置下第二扫描线152a和下初始化控制线153a。另外，还可以设置下第一连接电极3175和下第二连接电极4175。
第三晶体管T3的下栅电极3151a可以与第三晶体管T3的沟道3137叠置。第四晶体管T4的下栅电极4151a可以与第四晶体管T4的沟道4137叠置。下第二扫描线152a和下初始化控制线153a可以大致在水平方向上延伸。下第二扫描线152a可以与第三晶体管T3的下栅电极3151a连接。下初始化控制线153a可以与第四晶体管T4的下栅电极4151a连接。下第一连接电极3175可以通过第一开口3165与驱动晶体管T1的第一电极1131连接。下第二连接电极4175可以通过第二开口4165与初始化电压线127连接。
随后，可以通过使用第三栅极导体GAT3作为掩模的蚀刻工艺对第三栅极绝缘层143进行图案化。保留第三栅极绝缘层143的被第三栅极导体GAT3覆盖的部分，去除第三栅极绝缘层143的未被第三栅极导体GAT3覆盖的部分。因此，保留了第三栅极绝缘层143的设置在第三晶体管T3的下栅电极3151a、第四晶体管T4的下栅电极4151a、下第二扫描线152a、下初始化控制线153a、下第一连接电极3175和下第二连接电极4175下方的部分。去除了第三栅极绝缘层143的设置在第三晶体管T3的第一电极3136和第二电极3138以及第四晶体管T4的第一电极4136和第二电极4138上方的部分。
在对第三栅极导体GAT3进行图案化之后，执行掺杂或等离子体处理，使得可以调整氧化物半导体ACT2(氧化物)的电导率。当遍及基底110执行掺杂工艺或等离子体处理时，不对氧化物半导体ACT2(氧化物)的被第三栅极导体GAT3覆盖的部分进行掺杂或等离子体处理，对氧化物半导体ACT2(氧化物)的未被第三栅极导体GAT3覆盖的部分进行掺杂或等离子体处理使得该部分具有与导体的特性相同的特性。因此，第三晶体管T3的第一电极3136和第二电极3138以及第四晶体管T4的第一电极4136和第二电极4138可以具有与导体的特性相同的特性。在这种情况下，可以使用N型掺杂剂，并且包括氧化物半导体材料的第三晶体管T3和第四晶体管T4可以具有N型晶体管特性。
如图17和图18中所示，可以在第三栅极导体GAT3、氧化物半导体ACT2(氧化物)和第一层间绝缘层161上由金属材料设置第四栅极导体GAT4。在第三栅极导体GAT3、氧化物半导体ACT2(氧化物)和第一层间绝缘层161上方直接设置第四栅极导体GAT4。因此，第四栅极导体GAT4可以接触第三栅极导体GAT3，并且第四栅极导体GAT4可以接触氧化物半导体ACT2(氧化物)。通过光刻工艺对第四栅极导体GAT4进行图案化，因此可以设置第三晶体管T3的上栅电极3151b和第四晶体管T4的上栅电极4151b。在这种情况下，还可以设置上第二扫描线152b和上初始化控制线153b。另外，还可以设置上第一连接电极3176、上第二连接电极4176和保护垫3178。
可以在第三晶体管T3的下栅电极3151a上设置第三晶体管T3的上栅电极3151b。在平面图中，第三晶体管T3的上栅电极3151b可以具有与第三晶体管T3的下栅电极3151a的形状相同的形状。可以在第四晶体管T4的下栅电极4151a上设置第四晶体管T4的上栅电极4151b。在平面图中，第四晶体管T4的上栅电极4151b可以具有与第四晶体管T4的下栅电极4151a的形状相同的形状。
上第二扫描线152b和上初始化控制线153b可以大致在水平方向上延伸。上第二扫描线152b可以设置在下第二扫描线152a上，并且可以与第三晶体管T3的上栅电极3151b连接。在平面图中，上第二扫描线152b可以具有与下第二扫描线152a的形状相同的形状。上初始化控制线153b可以设置在下初始化控制线153a上，并且可以与第四晶体管T4的上栅电极4151b连接。在平面图中，上初始化控制线153b可以具有与下初始化控制线153a的形状相同的形状。
可以在下第一连接电极3175和第三晶体管T3的第一电极3136上设置上第一连接电极3176。上第一连接电极3176可以将驱动晶体管T1的第一电极1131与第三晶体管T3的第一电极3136电连接。在这种情况下，上第一连接电极3176和驱动晶体管T1的第一电极1131可以通过下第一连接电极3175连接，并且下第一连接电极3175可以通过第一开口3165与驱动晶体管T1的第一电极1131连接。另外，上第一连接电极3176可以与第三晶体管T3的第一电极3136直接连接。
可以在下第二连接电极4175和第四晶体管T4的第一电极4136上设置上第二连接电极4176。上第二连接电极4176可以将初始化电压线127和第四晶体管T4的第一电极4136电连接。在这种情况下，上第二连接电极4176和初始化电压线127可以通过下第二连接电极4175连接，并且下第二连接电极4175可以通过第二开口4165与初始化电压线127连接。另外，上第二连接电极4176可以与第四晶体管T4的第一电极4136直接连接。
当通过连接电极将包括多晶半导体材料的晶体管和包括氧化物半导体材料的晶体管连接时，可以限定用于与连接电极和包括多晶半导体材料的晶体管连接的一个开口，并且还可以限定用于与连接电极和包括氧化物半导体材料的晶体管连接的另一开口。在这种情况下，由于增大开口的数量，电极之间的距离会增大，因此，每个像素的尺寸会增大。在示出的实施例中，一个开口将连接电极和包括多晶半导体材料的晶体管连接，并且连接电极和包括氧化物半导体材料的晶体管直接连接，从而减少开口的数量。因此，可以减小电极之间的距离，可以减小每个像素的尺寸，并且可以实现高分辨率显示装置。
另外，在示出的实施例中，首先设置第三栅极导体GAT3，然后在其上设置第四栅极导体GAT4，因此，可以防止第三晶体管T3的第一电极3136和第二电极3138以及第四晶体管T4的第一电极4136和第二电极4138被损坏。作为对比示例，当第三栅极导体GAT3和第四栅极导体GAT4被一体化为一个图案时，可以同时执行用于限定开口CNT1的工艺和用于使氧化物半导体ACT2(氧化物)的一部分暴露的工艺。在这种情况下，由于用于形成开口CNT1的蚀刻液而损坏氧化物半导体ACT2(氧化物)。在示出的实施例中，分别执行用于限定开口CNT1的工艺和用于使氧化物半导体ACT2(氧化物)的一部分暴露的工艺，从而防止氧化物半导体ACT2(氧化物)被损坏。在这种情况下，第三栅极导体GAT3和第四栅极导体GAT4可以包括相同的金属材料，或者可以包括不同的金属材料。
可以在第三晶体管T3的第二电极3138上设置保护垫3178。保护垫3178可以用于在后续工艺中保护第三晶体管T3的第二电极3138。
如图2和图3中所示，可以在第四栅极导体GAT4、氧化物半导体ACT2(氧化物)和第一层间绝缘层161上由氮化硅、氧化硅等设置第二层间绝缘层162。在这种情况下，可以在整个基底110上设置第二层间绝缘层162。第二层间绝缘层162可以不与第三栅极绝缘层143的上表面接触。第二层间绝缘层162可以接触第三栅极绝缘层143的侧表面。
随后，通过光刻工艺对第二层间绝缘层162进行图案化，以形成开口CNT2。可以在第二层间绝缘层162中限定第三开口3166。保护垫3178的顶表面的至少一部分可以通过第三开口3166暴露于外部。即，第三开口3166可以与保护垫3178至少部分地叠置。
在这种情况下，可以使用缓冲氧化物蚀刻剂(“BOE”)。BOE是氟化铵(NH4F)和氢氟酸(“HF”)的化学组合，并且可以用于二氧化硅的蚀刻中。在蚀刻期间，氟化氢直接参与氧化物蚀刻，并且氟化铵可以用作通过调整蚀刻比来改善均匀性的缓冲溶液。BOE可以用在诸如从基底的上表面去除有机材料的清洁工艺中，并且可以是金属蚀刻溶液的一部分。当氧化物半导体在限定开口CNT2的工艺中暴露时，BOE会损坏氧化物半导体。在示出的实施例中，由于保护垫3178设置在包括氧化物半导体材料的第三晶体管T3的第二电极3138上，因此，可以在限定第三开口3166的工艺中防止对第三晶体管T3的第二电极3138的损坏。
随后，可以在第二层间绝缘层162上由金属材料设置数据导体SD。可以通过经由光刻工艺对数据导体SD进行图案化来设置第三连接电极1175。在这种情况下，还可以设置数据线171和驱动电压线172。
第三连接电极1175可以通过第三开口3166连接到保护垫3178。第三连接电极1175可以通过保护垫3178连接到第三晶体管T3的第二电极3138。第三连接电极1175可以连接到驱动晶体管T1的栅电极1151。第三连接电极1175可以电连接到第三晶体管T3的第二电极3138和驱动晶体管T1的栅电极1151。数据线171和驱动电压线172可以大致在竖直方向上延伸。
在以上的描述中，描述了用于在第二层间绝缘层162上形成数据导体SD的操作，但是发明不限于此，并且各种修改是可用的。在实施例中，例如，可以在第二层间绝缘层162上设置第一数据导体，然后对第一数据导体进行图案化，可以在第一数据导体上设置绝缘层，并且可以在绝缘层上设置第二数据导体，然后对第二数据导体进行图案化。在这种情况下，第三连接电极1175、数据线171和驱动电压线172中的一部分可以包括在第一数据导体中，并且第三连接电极1175、数据线171和驱动电压线172中的其余的部分可以包括在第二数据导体中。
尽管未示出，但是可以在数据导体SD和第二层间绝缘层162上设置保护层。可以在保护层上由金属或金属氧化物设置阳极。阳极可以与第六晶体管T6连接，并且可以接收驱动晶体管T1的输出电流。可以在阳极和保护层上设置分隔壁。通过对分隔壁进行图案化，开口可以使阳极暴露，并且可以在分隔壁的开口中设置发光元件层。可以在发光元件层和分隔壁上设置阴极。阳极、发光元件层和阴极可以形成发光二极管LED。
接下来，参照图19，将描述实施例中的显示装置。
图19中示出的实施例中的显示装置与图1至图18中示出的实施例中的显示装置基本上相同，因此，将省略对相同的部分的描述。与先前描述的实施例不同，在该实施例中，第三晶体管和第四晶体管包括双栅电极，并且将在下文中详细地描述该差异。
图19是显示装置的实施例的剖视图。图19示出了第三晶体管和第四晶体管的部分区域。
如在上述实施例中，示出实施例中的显示装置的像素PX包括连接到多条布线127、151、152、153、154、155、171、172和741的多个晶体管T1、T2、T3、T4、T5、T6和T7、存储电容器Cst和发光二极管LED。
在多个晶体管之中，第三晶体管T3可以包括沟道3137、第一电极3136、第二电极3138、下栅电极3151a和上栅电极3151b。在示出的实施例中，第三晶体管T3还可以包括遮光层3155。第三晶体管T3的遮光层3155可以与第三晶体管T3的沟道3137和栅电极3151叠置。施加到栅电极3151的电压可以与施加到遮光层3155的电压相同。因此，第三晶体管可以包括双栅电极。在这种情况下，栅电极3151可以与遮光层3155连接。与栅电极3151和遮光层3155叠置的开口3167可以限定在第三栅极绝缘层143中。下栅电极3151a可以通过开口3167与遮光层3155连接。
第四晶体管T4可以包括沟道4137、第一电极4136、第二电极4138、下栅电极4151a和上栅电极4151b。在示出的实施例中，第四晶体管T4还可以包括遮光层4155。第四晶体管T4的遮光层4155可以与第四晶体管T4的沟道4137和栅电极4151叠置。施加到栅电极4151的电压可以与施加到遮光层4155的电压相同。因此，第四晶体管T4可以包括双栅电极。在这种情况下，栅电极4151可以与遮光层4155连接。与栅电极4151和遮光层4155叠置的开口4167可以限定在第三栅极绝缘层143中。下栅电极4151a可以通过开口4167与遮光层4155连接。
作为对比示例，当栅电极和遮光层通过连接电极连接时，一开口将栅电极和连接电极连接，并且另一开口可以将遮光层和连接电极连接。在这种情况下，由于增大开口的数量，电极之间的距离会增大，因此，每个像素的尺寸会增大。在示出的实施例中，一个开口直接将栅电极和遮光层连接，从而减少开口的数量。因此，可以减小电极之间的距离，可以减小每个像素的尺寸，并且可以实现高分辨率显示装置。
接下来，将参照图20至图25描述实施例中的显示装置以及用于制造该显示装置的方法。
图20至图25的实施例中的显示装置与图1至图18的实施例中的显示装置基本上相同，因此，将不描述相同的部分。示出的实施例与上述实施例的不同之处在于，第二栅极导体和氧化物半导体是一体的，这将在下文中详细地描述。
图20示出了显示装置的每个层的制造顺序的实施例。图21至图25是顺序地示出显示装置的制造顺序的实施例的剖视图。
如图20中所示，设置多晶半导体ACT1(LTPS)、第一栅极导体GAT1和氧化物半导体ACT2(氧化物)，然后可以在绝缘层中限定开口CNT1。随后，设置第三栅极导体GAT3和第四栅极导体GAT4，然后可以限定开口CNT2。随后，可以设置数据导体SD。在上述实施例中，在形成氧化物半导体ACT2(氧化物)之前设置第二栅极导体GAT2，在示出的实施例中，省略了第二栅极导体GAT2。包括在上述实施例中的第二栅极导体GAT2中的布线可以包括在氧化物半导体ACT2(氧化物)中。
如图21中所示，如在上述实施例中，在基底110上设置缓冲层111，并且可以在缓冲层111上设置多晶半导体ACT1(LTPS)。可以通过对多晶半导体ACT1(LTPS)进行图案化来设置驱动晶体管T1的沟道1132、第一电极1131和第二电极1133。可以在多晶半导体ACT1(LTPS)上设置第一栅极绝缘层141。
随后，可以在第一栅极绝缘层141上设置第一栅极导体GAT1。可以通过对第一栅极导体GAT1进行图案化来设置驱动晶体管T1的栅电极1151、第一扫描线151和发光控制线155。在这种情况下，还可以设置初始化电压线127。在上述实施例中，初始化电压线127包括在第二栅极导体GAT2中，在示出的实施例中，初始化电压线127可以包括在第一栅极导体GAT1中。在对第一栅极导体GAT1进行图案化之后，可以执行掺杂工艺或等离子体处理。
如图22中所示，可以在第一栅极导体GAT1和第一栅极绝缘层141上设置第二栅极绝缘层142。
随后，可以在第二栅极绝缘层142上设置氧化物半导体ACT2(氧化物)。可以通过对氧化物半导体ACT2(氧化物)进行图案化来设置第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138。在这种情况下，还可以设置第一存储电极1153。
如图23中所示，可以在氧化物半导体ACT2(氧化物)和第二栅极绝缘层142上设置第三栅极绝缘层143。随后，可以通过对第三栅极绝缘层143进行图案化来限定开口CNT1。可以在第三栅极绝缘层143中限定第一开口3165和第二开口4165。可以在第三栅极绝缘层143、第二栅极绝缘层142和第一栅极绝缘层141中限定第一开口3165。第一开口3165可以与驱动晶体管T1的第一电极1131的至少一部分叠置。可以在第三栅极绝缘层143和第二栅极绝缘层142中限定第二开口4165。第二开口4165可以与初始化电压线127的至少一部分叠置。
在执行用于限定第一开口3165和第二开口4165的蚀刻工艺的同时，包括氧化物半导体材料的第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138被第三栅极绝缘层143覆盖。因此，可以防止第三晶体管T3的沟道3137、第一电极3136和第二电极3138以及第四晶体管T4的沟道4137、第一电极4136和第二电极4138由于蚀刻工艺而被损坏。
随后，可以在第三栅极绝缘层143上设置第三栅极导体GAT3。可以通过对第三栅极导体GAT3进行图案化来设置第三晶体管T3的下栅电极3151a、第四晶体管T4的下栅电极4151a、下第二扫描线152a、下第一连接电极3175、下第二连接电极4175等。可以通过由第三栅极导体GAT3作为掩模的蚀刻工艺来对第三栅极绝缘层143进行图案化。保留第三栅极绝缘层143的被第三栅极导体GAT3覆盖的部分，去除第三栅极绝缘层143的未被第三栅极导体GAT3覆盖的部分。
在对第三栅极导体GAT3进行图案化之后，可以执行掺杂工艺或等离子体处理。第三晶体管T3的第一电极3136和第二电极3138以及第四晶体管T4的第一电极4136和第二电极4138可以具有与导体的特性相同的特性。另外，第一存储电极1153具有与导体的特性相同的特性。
如图24中所示，可以在第三栅极导体GAT3、氧化物半导体ACT2(氧化物)和第二栅极绝缘层142上设置第四栅极导体GAT4。在第三栅极导体GAT3、氧化物半导体ACT2(氧化物)和第二栅极绝缘层142上方直接设置第四栅极导体GAT4。因此，第四栅极导体GAT4可以接触第三栅极导体GAT3，并且第四栅极导体GAT4可以接触氧化物半导体ACT2(氧化物)。可以通过对第四栅极导体GAT4进行图案化来设置第三晶体管T3的上栅电极3151b、第四晶体管T4的上栅电极4151b、上第二扫描线152b、上第一连接电极3176、上第二连接电极4176和保护垫3178。
上第一连接电极3176可以将驱动晶体管T1的第一电极1131和第三晶体管T3的第一电极3136电连接。上第二连接电极4176可以将初始化电压线127与第四晶体管T4的第一电极4136电连接。
在示出的实施例中，一个开口将连接电极和包括多晶半导体材料的晶体管连接，并且连接电极和包括氧化物半导体材料的晶体管直接连接，从而减少了开口的数量。因此，可以减小电极之间的距离，可以减小每个像素的尺寸，并且可以实现高分辨率显示装置。
在示出的实施例中，分开地执行用于限定开口CNT1的工艺和用于使氧化物半导体ACT2(氧化物)的一部分暴露的工艺，从而防止氧化物半导体ACT2(氧化物)被损坏。在这种情况下，第三栅极导体GAT3和第四栅极导体GAT4可以包括相同的金属材料，或者可以包括不同的金属材料。
如图25中所示，可以在第四栅极导体GAT4、氧化物半导体ACT2(氧化物)和第二栅极绝缘层142上设置第二层间绝缘层162。第二层间绝缘层162可以不接触第三栅极绝缘层143的顶表面。第二层间绝缘层162可以接触第三栅极绝缘层143的侧表面。
随后，可以通过对第二层间绝缘层162进行图案化来限定开口CNT2。可以在第二层间绝缘层162中限定第三开口3166。第三开口3166可以与保护垫3178的至少一部分叠置。
在这种情况下，可以使用BOE。在示出的实施例中，保护垫3178设置在包括氧化物半导体材料的第三晶体管T3的第二电极3138上，因此，可以防止第三晶体管T3的第二电极3138在用于限定第三开口3166的工艺期间被损坏。
随后，可以在第二层间绝缘层162上设置数据导体SD。可以通过对数据导体SD进行图案化来设置第三连接电极1175、数据线171和驱动电压线172。第三连接电极1175可以将第三晶体管T3的第二电极3138和驱动晶体管T1的栅电极1151电连接。
在以上描述中，已经描述了用于在第二层间绝缘层162上形成数据导体SD的操作，但是发明不限于此，并且各种修改是可能的。在实施例中，例如，在第二层间绝缘层162上设置第一数据导体，然后对第一数据导体进行图案化，在第一数据导体上设置绝缘层，并且在绝缘层上设置第二数据导体，然后对第二数据导体进行图案化。在这种情况下，第三连接电极1175、数据线171和驱动电压线172中的一些可以包括在第一数据导体中，并且第三连接电极1175、数据线171和驱动电压线172中的其余的一些可以包括在第二数据导体中。
尽管未示出，但是可以在数据导体SD和第二层间绝缘层162上设置保护层。可以在保护层上由金属或金属氧化物设置阳极。阳极可以与第六晶体管T6连接，并且可以接收驱动晶体管T1的输出电流。可以在阳极和保护层上设置分隔壁。通过对分隔壁进行图案化，开口使阳极暴露，并且可以在分隔壁的开口中设置发光元件层。可以在发光元件层和分隔壁上设置阴极。阳极、发光元件层和阴极可以形成发光二极管LED。
接下来，将参照图26和图27描述实施例中的显示装置和制造该显示装置的方法。
图26和图27中示出的实施例中的显示装置与图1至图18中示出的实施例中的显示装置基本上相同，因此将不描述相同的部分。示出的实施例与上述实施例的不同之处在于，上第一连接电极不与下第一连接电极的一部分叠置，并且上第二连接电极不与下第二连接电极的一部分叠置，这将在下文中详细地描述。
图26是实施例中的显示装置的像素的俯视平面图，图27是图26的沿着线XXVII-XXVII截取的剖视图。
如在上述实施例中，在示出的实施例中的显示装置的像素PX包括连接到多条布线127、151、152、153、154、155、171、172和741的多个晶体管T1、T2、T3、T4、T5、T6和T7、存储电容器Cst和发光二极管LED。
在上述实施例中，上第一连接电极3176可以与整个下第一连接电极3175叠置。即，上第一连接电极3176可以覆盖下第一连接电极3175的整个顶表面。另外，上第二连接电极4176可以与整个下第二连接电极4175叠置。即，上第二连接电极4176可以覆盖下第二连接电极4175的整个顶表面。
在示出的实施例中，如图26和图27中所示，上第一连接电极3176可以与下第一连接电极3175的一部分叠置，并且可以不与下第一连接电极3175的其余的部分叠置。即，上第一连接电极3176可以覆盖下第一连接电极3175的顶表面的一部分。因此，下第一连接电极3175的顶表面的一部分可以不被上第一连接电极3176覆盖。上第一连接电极3176与下第一连接电极3175叠置的区域和位置可以被不同地改变。另外，上第二连接电极4176可以与下第二连接电极4175的一部分叠置，并且可以不与下第二连接电极4175的其余的部分叠置。即，上第二连接电极4176可以覆盖下第二连接电极4175的顶表面的一部分。因此，下第二连接电极4175的顶表面的一部分可以不被上第二连接电极4176覆盖。上第二连接电极4176与下第二连接电极4175叠置的区域和位置可以以各种方式改变。
相似地，第三晶体管T3的上栅电极3151b与整个下栅电极3151a叠置，但这不是限制性的，并且可以被不同地修改。第三晶体管T3的上栅电极3151b可以与下栅电极3151a的一部分叠置。另外，第三晶体管T3的上栅电极3151b可以覆盖下栅电极3151a的顶表面和侧表面。此外，第四晶体管T4的上栅电极4151b被示出为与整个下栅电极4151a叠置，但是不限于此，并且可以被不同地改变。第四晶体管T4的上栅电极4151b可以与下栅电极4151a的一部分叠置。另外，第四晶体管T4的上栅电极4151b可以覆盖下栅电极4151a的顶表面和侧表面。
虽然已经结合目前被认为是实际的实施例描述了本发明，但是将理解的是，发明不限于所公开的实施例。相反，其旨在涵盖包括在所附权利要求的精神和范围内的各种修改和等同布置。

Claims (26)

1.一种显示装置，所述显示装置包括：
基底；
第一晶体管，包括：沟道，设置在所述基底上；第一电极和第二电极，分别设置在所述第一晶体管的所述沟道的相对侧处；以及栅电极，与所述第一晶体管的所述沟道叠置；
第一层间绝缘层，设置在所述第一晶体管的所述第一电极和所述第二电极上；
第二晶体管，包括：沟道，设置在所述第一层间绝缘层上；第一电极和第二电极，分别设置在所述第二晶体管的所述沟道的相对侧处；以及栅电极，与所述第二晶体管的所述沟道叠置；
第一连接电极，设置在所述第一层间绝缘层上，并且与所述第一晶体管的所述第一电极连接；
栅极绝缘层，设置在所述第一层间绝缘层与所述第一连接电极之间；以及
第二连接电极，将所述第一连接电极和所述第二晶体管的所述第一电极连接。
2.根据权利要求1所述的显示装置，其中，所述第二连接电极直接设置在所述第一连接电极上方，并且所述第二连接电极和所述第一连接电极彼此接触。
3.根据权利要求2所述的显示装置，其中，所述第二连接电极直接设置在所述第二晶体管的所述第一电极上方，并且所述第二连接电极和所述第二晶体管的所述第一电极彼此接触。
4.根据权利要求3所述的显示装置，其中，与所述第一晶体管的所述第一电极的至少一部分叠置的第一开口限定在所述第一层间绝缘层和所述栅极绝缘层中，并且
所述第一连接电极通过所述第一开口与所述第一晶体管的所述第一电极连接。
5.根据权利要求1所述的显示装置，其中，所述第一连接电极的平面形状与所述栅极绝缘层的平面形状相同。
6.根据权利要求1所述的显示装置，其中，所述第二晶体管的所述栅电极包括第一栅电极和第二栅电极，
所述栅极绝缘层还设置在所述第二晶体管的所述第一栅电极与所述第二晶体管的所述沟道之间，
所述第一连接电极与所述第二晶体管的所述第一栅电极设置在同一层中，并且
所述第二连接电极与所述第二晶体管的所述第二栅电极设置在同一层中。
7.根据权利要求1所述的显示装置，其中，所述第一晶体管的所述沟道、所述第一电极和所述第二电极包括多晶半导体材料，并且
所述第二晶体管的所述沟道、所述第一电极和所述第二电极包括氧化物半导体材料。
8.根据权利要求1所述的显示装置，所述显示装置还包括：
初始化电压线，设置在所述基底上；
第三晶体管，包括：沟道，设置在所述第一层间绝缘层上；所述第三晶体管的第一电极和第二电极，分别设置在所述第三晶体管的所述沟道的相对侧处；以及栅电极，与所述第三晶体管的所述沟道叠置；
第三连接电极，连接到所述初始化电压线；以及
第四连接电极，直接设置在所述第三连接电极和所述第三晶体管的所述第一电极上方，
其中，所述第一层间绝缘层和所述栅极绝缘层还设置在所述初始化电压线与所述第三连接电极之间，
与所述初始化电压线叠置的第一开口限定在所述第一层间绝缘层和所述栅极绝缘层中，
所述第三连接电极通过所述第一开口与所述初始化电压线连接，并且
所述第三晶体管的所述第二电极与所述第二晶体管的所述第二电极彼此连接。
9.根据权利要求1所述的显示装置，所述显示装置还包括：保护垫，设置在所述第二晶体管的所述第二电极上，
其中，所述保护垫与所述第二连接电极设置在同一层中。
10.根据权利要求9所述的显示装置，所述显示装置还包括：
第二层间绝缘层，设置在所述保护垫上；以及
第三连接电极，设置在所述第二层间绝缘层上，并且将所述第一晶体管的所述栅电极和所述保护垫连接，
其中，与所述保护垫叠置的第一开口限定在所述第二层间绝缘层中，并且
所述第三连接电极通过所述第一开口与所述保护垫连接。
11.根据权利要求1所述的显示装置，所述显示装置还包括：遮光层，与所述第二晶体管的所述沟道和所述栅电极叠置，
其中，所述第一层间绝缘层和所述栅极绝缘层还设置在所述遮光层与所述第二晶体管的所述栅电极之间，
与所述遮光层叠置的第一开口限定在所述第一层间绝缘层和所述栅极绝缘层中，并且
所述第二晶体管的所述栅电极通过所述第一开口与所述遮光层连接。
12.根据权利要求1所述的显示装置，所述显示装置还包括：第一存储电极，与所述第一晶体管的所述栅电极叠置，
其中，所述第一存储电极包括与所述第二晶体管的所述沟道、所述第一电极和所述第二电极的材料相同的材料，并且与所述第二晶体管的所述沟道、所述第一电极和所述第二电极设置在同一层中。
13.一种显示装置的制造方法，所述制造方法包括以下步骤：
在基底上形成第一晶体管的沟道以及分别设置在所述沟道的相对侧处的第一电极和第二电极；
形成所述第一晶体管的与所述第一晶体管的所述沟道叠置的栅电极；
在所述第一晶体管的所述栅电极上形成第一层间绝缘层；
在所述第一层间绝缘层上形成第二晶体管的沟道以及分别设置在所述第二晶体管的所述沟道的相对侧处的第一电极和第二电极；
在所述第二晶体管的所述沟道、所述第一电极和所述第二电极以及所述第一层间绝缘层上形成栅极绝缘层；
在所述栅极绝缘层和所述第一层间绝缘层中限定第一开口，所述第一开口与所述第一晶体管的所述第一电极叠置；
在所述栅极绝缘层上形成第一连接电极，所述第一连接电极通过所述第一开口与所述第一晶体管的所述第一电极连接；
通过使用所述第一连接电极作为掩模对所述栅极绝缘层进行蚀刻来去除所述栅极绝缘层的设置在所述第二晶体管的所述第一电极上的部分；以及
形成第二连接电极，所述第二连接电极将所述第一连接电极和所述第二晶体管的所述第一电极连接。
14.根据权利要求13所述的显示装置的制造方法，其中，所述第二连接电极直接设置在所述第一连接电极上方，并且所述第二连接电极和所述第一连接电极彼此接触。
15.根据权利要求14所述的显示装置的制造方法，其中，所述第二连接电极直接设置在所述第二晶体管的所述第一电极上方，并且所述第二连接电极和所述第二晶体管的所述第一电极彼此接触。
16.根据权利要求13所述的显示装置的制造方法，其中，所述第一连接电极的平面形状与所述栅极绝缘层的平面形状相同。
17.根据权利要求13所述的显示装置的制造方法，其中，在形成所述第一连接电极的步骤中，使所述第二晶体管的第一栅电极与所述第二晶体管的所述沟道叠置，
在形成所述第二连接电极的步骤中，
使所述第二晶体管的第二栅电极与所述第二晶体管的所述沟道叠置。
18.根据权利要求17所述的显示装置的制造方法，其中，所述第二晶体管的所述第二栅电极直接设置在所述第二晶体管的所述第一栅电极上方，并且所述第二晶体管的所述第二栅电极和所述第二晶体管的所述第一栅电极彼此接触。
19.根据权利要求13所述的显示装置的制造方法，其中，所述第一晶体管的所述沟道、所述第一电极和所述第二电极包括多晶半导体材料，并且
所述第二晶体管的所述沟道、所述第一电极和所述第二电极包括氧化物半导体材料。
20.根据权利要求13所述的显示装置的制造方法，所述制造方法还包括在所述基底上形成初始化电压线，
其中，在形成所述第二晶体管的所述沟道、所述第一电极和所述第二电极的步骤中，形成第三晶体管的设置在所述第一层间绝缘层上的沟道以及分别设置在所述第三晶体管的所述沟道的相对侧处的第一电极和第二电极，
在限定所述第一开口的步骤中，在所述栅极绝缘层和所述第一层间绝缘层中形成与所述初始化电压线叠置的第二开口，
在形成所述第一连接电极的步骤中，形成通过所述第二开口与所述初始化电压线连接的第三连接电极，
在去除所述栅极绝缘层的设置在所述第二晶体管的所述第一电极上的所述部分的步骤中，通过使用所述第三连接电极作为掩模对所述栅极绝缘层进行蚀刻来去除所述栅极绝缘层的设置在所述第三晶体管的所述第一电极上的部分，并且
在形成所述第二连接电极的步骤中，形成将所述第三连接电极和所述初始化电压线连接的第四连接电极。
21.根据权利要求20所述的显示装置的制造方法，其中，所述第四连接电极直接设置在所述第三连接电极上方，并且所述第四连接电极和所述第三连接电极彼此接触。
22.根据权利要求21所述的显示装置的制造方法，其中，所述第四连接电极直接设置在所述第三晶体管的所述第一电极上方，并且所述第四连接电极和所述第三晶体管的所述第一电极彼此接触。
23.根据权利要求13所述的显示装置的制造方法，其中，在形成所述第二连接电极的步骤中，在所述第二晶体管的所述第二电极上形成保护垫。
24.根据权利要求23所述的显示装置的制造方法，所述制造方法还包括：
在所述保护垫上形成第二层间绝缘层；
在所述第二层间绝缘层中限定第二开口，所述第二开口与所述保护垫叠置；以及
在所述第二层间绝缘层上形成第三连接电极，所述第三连接电极通过所述第二开口与所述保护垫连接，
其中，所述第三连接电极将所述第一晶体管的所述栅电极和所述保护垫连接。
25.根据权利要求13所述的显示装置的制造方法，所述制造方法还包括形成遮光层，所述遮光层与所述第二晶体管的所述沟道和所述栅电极叠置，
在限定所述第一开口的步骤中，限定与所述遮光层叠置的第二开口，
在形成所述第一连接电极的步骤中，形成所述第二晶体管的通过所述第二开口与所述遮光层连接的第一栅电极，并且
在形成所述第二连接电极的步骤中，在所述第二晶体管的所述第一栅电极上形成所述第二晶体管的第二栅电极。
26.根据权利要求13所述的显示装置的制造方法，其中，在形成所述第二晶体管的所述沟道、所述第一电极和所述第二电极的步骤中，形成与所述第一晶体管的所述栅电极叠置的第一存储电极。
CN202110908698.7A 2020-08-10 2021-08-09 显示装置及其制造方法 Pending CN114078882A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0099934 2020-08-10
KR1020200099934A KR20220019880A (ko) 2020-08-10 2020-08-10 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN114078882A true CN114078882A (zh) 2022-02-22

Family

ID=77520484

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110908698.7A Pending CN114078882A (zh) 2020-08-10 2021-08-09 显示装置及其制造方法

Country Status (4)

Country Link
US (1) US11825703B2 (zh)
EP (1) EP3955299A3 (zh)
KR (1) KR20220019880A (zh)
CN (1) CN114078882A (zh)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070072207A (ko) 2005-12-31 2007-07-04 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법
US10020354B2 (en) 2015-04-17 2018-07-10 Apple Inc. Organic light-emitting diode displays with silicon and semiconducting oxide thin-film transistors
KR102424108B1 (ko) 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102583770B1 (ko) 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
JP2018074076A (ja) 2016-11-02 2018-05-10 株式会社ジャパンディスプレイ 表示装置
JP6706570B2 (ja) * 2016-12-05 2020-06-10 株式会社Ｊｏｌｅｄ 半導体装置、半導体装置の製造方法および表示装置
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
KR102305442B1 (ko) 2017-03-30 2021-09-28 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 발광 표시 장치
US10797123B2 (en) 2017-10-13 2020-10-06 Samsung Display Co., Ltd. Display panel and method of fabricating the same
KR102649752B1 (ko) * 2017-12-22 2024-03-19 엘지디스플레이 주식회사 표시 장치
KR102637791B1 (ko) 2018-02-13 2024-02-19 삼성디스플레이 주식회사 디스플레이 장치
CN108288621B (zh) 2018-03-09 2021-01-26 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板及显示面板
KR102652448B1 (ko) 2018-03-13 2024-03-29 삼성디스플레이 주식회사 디스플레이 장치
KR102538000B1 (ko) * 2018-03-29 2023-05-31 삼성디스플레이 주식회사 디스플레이 장치
KR102591811B1 (ko) 2018-05-18 2023-10-23 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102577900B1 (ko) * 2018-06-12 2023-09-13 삼성디스플레이 주식회사 유기발광 표시장치
US10818697B2 (en) 2018-08-06 2020-10-27 Sharp Kabushiki Kaisha Semiconductor device, display device, and method of producing semiconductor device
KR20200023573A (ko) 2018-08-23 2020-03-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102426708B1 (ko) 2018-09-07 2022-07-29 삼성디스플레이 주식회사 디스플레이 장치
KR20200048910A (ko) * 2018-10-31 2020-05-08 엘지디스플레이 주식회사 복수의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법

Also Published As

Publication number Publication date
US11825703B2 (en) 2023-11-21
KR20220019880A (ko) 2022-02-18
EP3955299A2 (en) 2022-02-16
EP3955299A3 (en) 2022-08-03
US20220045147A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
US11871596B2 (en) Display device and method of manufacturing the same
US11751434B2 (en) Semiconductor device including an oxide thin film transistor
US11289588B2 (en) Semiconductor device including two thin-film transistors and method of fabricating the same
KR102081283B1 (ko) 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법
US10622428B2 (en) Backplane substrate, method of manufacturing the same, and organic light-emitting display device using the same
EP4329458A1 (en) Organic light emitting diode display
US9502488B2 (en) Organic light emitting diode display device and manufacturing method thereof
US11925098B2 (en) Display device and manufacturing method thereof
KR20140133339A (ko) 유기 발광 표시 장치 및 그 유기 발광 표시 장치 제조용 포토 마스크
KR101968666B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
CN110010058B (zh) 阵列基板及显示面板
US11764254B2 (en) Display apparatus
KR102568776B1 (ko) 유기 발광 표시 장치
US20220085136A1 (en) Organic light emitting diode display device and manufacturing method thereof
CN114078882A (zh) 显示装置及其制造方法
US11436974B1 (en) Display device
US11522038B2 (en) Display device for improving brightness unevenness in display region of peculiar shape
US20210028270A1 (en) Display device
KR20240043062A (ko) 표시 패널, 표시장치 및 표시 패널 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination