CN114078857A - 包含半导电支柱结构的微电子装置与相关方法及电子系统 - Google Patents

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CN114078857A CN202110923596.2A CN202110923596A CN114078857A CN 114078857 A CN114078857 A CN 114078857A CN 202110923596 A CN202110923596 A CN 202110923596A CN 114078857 A CN114078857 A CN 114078857A
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F·D·菲什伯恩
李时雨
S·L·莱特
郭松
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Abstract

本申请案涉及包含半导电支柱结构的微电子装置与相关方法及电子系统。一种微电子装置包括：半导电支柱结构，其包括中央部分、第一末端部分及在所述中央部分的与所述第一末端部分相对的侧上的第二末端部分，所述第一末端部分相对于所述中央部分成一定角度定向且基本上平行于所述第二末端部分延伸；数字线触点，其在所述半导电支柱结构的所述中央部分上；第一存储节点触点，其在所述第一末端部分上；及第二存储节点触点，其在所述第二末端部分上。还描述相关微电子装置、电子系统及方法。

Description

包含半导电支柱结构的微电子装置与相关方法及电子系统
优先权主张
本申请案主张2020年8月13日申请、名为“包含半导电支柱结构的微电子装置与相关方法及电子系统(MICROELECTRONIC DEVICES INCLUDING SEMICONDUCTIVE PILLARSTRUCTURES,AND RELATED METHODS AND ELECTRONIC SYSTEMS)”的 第16/992,589号美国专利申请案的申请日的权益。
优先权主张
本申请案与2020年8月13日申请、名为“包含半导电支柱结构的微电子装置与相关方法及电子系统(MICROELECTRONIC DEVICES INCLUDING SEMICONDUCTIVE PILLARSTRUCTURES,AND RELATED METHODS AND ELECTRONIC SYSTEMS)”的 第16/992,615号美国专利申请案相关。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计及制造的领域。更具体来说，本公开涉及形成包括半导电支柱结构的微电子装置的方法，且涉及相关微电子装置及电子系统。
背景技术
半导体装置设计者常常期望通过减小个别特征的尺寸及通过减小相邻特征之间的 分离距离来增加半导体装置内的特征的集成水平或密度。另外，半导体装置设计者常常期望设计不仅紧凑而且提供性能优势以及简化设计的架构。
相对常见的半导体装置是存储器装置。存储器装置可包含具有呈网格图案布置的数 个存储器单元的存储器阵列。一种类型的存储器单元是动态随机存取存储器(DRAM)。在最简单的设计配置中，DRAM单元包含一个存取装置(例如晶体管)及一个存储装置(例 如电容器)。存储器装置的现代应用可利用布置成行及列的阵列的大量DRAM单位单元。DRAM单元可通过沿着阵列的行及列布置的数字线及字线进行电存取。
减小存储器装置特征的尺寸及间隔对用于形成存储器装置特征的方法提出越来越 多的要求。例如，存储器装置持续缩小的限制因素之一是与DRAM单元的各种组件相 关联的触点之间的意外短接。如本文中所使用，“触点”是指促进至少两个结构之间的导 电道路的连接。例如，在展现双位存储器单元结构的DRAM装置中，数字线触点经设置 在数字线与形成在衬底中或之上的存取装置(例如，晶体管)之间，且存储节点触点经形 成在存取装置与其中可存储电荷的存储节点(例如，电容器)之间。随着存储器装置(例如， DRAM装置)特征的尺寸减小，与其相关联的触点的堆积密度增加，从而导致意外地将 各种组件短接在一起的可能性增加，这会不利地影响存储器装置的性能。在一些例子中， 数字线触点可能意外间接触存储节点触点，从而使数字线与存储节点电短接且导致与存 储节点相关联的存储器单元发生故障。
发明内容
在一些实施例中，一种微电子装置包括：半导电支柱结构，其包括中央部分、第一末端部分及在所述中央部分的与所述第一末端部分相对的侧上的第二末端部分，所述第一末端部分相对于所述中央部分成一定角度定向且基本上平行于所述第二末端部分延伸；数字线触点，其在所述半导电支柱结构的所述中央部分上；第一存储节点触点，其 在所述第一末端部分上；及第二存储节点触点，其在所述第二末端部分上。
在其它实施例中，一种形成微电子装置的方法包括：形成沿第一方向延伸的第一间 隔件；形成与所述第一间隔件邻近的第二间隔件，所述第一间隔件位于两个第二间隔件之间，邻近的第二间隔件通过沿所述第一方向延伸的第一沟槽分开；形成沿第二方向延 伸的第二沟槽以形成包括位于所述第二间隔件的部分之间的第一间隔件的一部分的隔 离结构；在所述第一沟槽及所述第二沟槽内形成牺牲材料；沿第一横向方向从所述第一 沟槽及所述第二沟槽的相交点移除所述牺牲材料的部分以形成细长开口；在所述细长开 口中形成氧化物材料；移除所述牺牲材料以形成支柱结构的图案；及将所述支柱结构的 所述图案转印到半导电材料以形成半导电支柱结构。
在又其它实施例中，一种形成微电子装置的方法，所述方法包括：形成包括含硅材料及在所述含硅材料的侧上的氧化物材料的隔离结构，所述隔离结构通过沿第一方向延伸的第一沟槽及沿第二方向延伸的第二沟槽分开；在所述第一沟槽及所述第二沟槽的至少一部分中形成牺牲材料；在所述第一沟槽及所述第二沟槽的相交点处移除所述牺牲材料中的至少一些以形成细长开口；用额外氧化物材料填充所述细长开口；相对于所述氧 化物材料及所述额外氧化物材料选择性地移除所述含硅材料及所述牺牲材料；移除通过 所述氧化物材料及所述额外氧化物材料的剩余部分暴露的半导电材料的部分以形成半 导电支柱结构；及在所述半导电支柱结构中的至少一者的末端部分上形成存储节点触点 且在所述至少一个半导电支柱结构的中央部分上形成数字线触点。
在进一步实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处 理器装置且包括至少一个微电子装置。所述至少一个微电子装置包括：半导电支柱结构， 每一半导电支柱结构包括电耦合到位线触点且位于电耦合到存储节点触点的末端部分 之间的中央部分；及字线，其相对于所述末端部分成一定角度定向且位于所述位线触点 与所述存储节点触点之间并将所述位线触点及所述存储节点触点分开。
附图说明
图1A到图1S是说明根据本公开的实施例的形成微电子装置结构的方法的简化局部俯视图(图1A、图1C、图1F到图1J、图1L、图1M及图1P)及简化局部横截面视图 (图1B、图1D、图1K、图1N、图1O及图1Q到图1S)；
图2是根据本公开的实施例的电子系统的框图；及
图3是根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
所附图解并不意在为任何特定系统、微电子结构、微电子装置或其集成电路的实际 视图，而仅仅是用于描述本文中的实施例的理想化表示。图之间所共有的元件及特征可保留相同数字标号，但为了便于进行以下描述，参考编号以在其上引入或最全面地描述 元件的附图的编号开始。
以下描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的一般技术人员应理解，可在不采用这些 特定细节的情况下实践本文中所公开的实施例。实际上，所述实施例可结合半导体工业 中所采用的常规制造技术来实践。另外，本文中所提供的描述并未形成用于制造微电子 装置(例如，存储器装置，例如DRAM存储器装置、3D NAND快闪存储器装置)或完整 微电子装置的完整工艺流程。下文所描述的结构并未形成完整的微电子装置。下文仅详 细地描述理解本文中所描述的实施例所必需的那些过程动作及结构。由所述结构形成完 整微电子装置的额外动作可通过常规技术来执行。
本文中所描述的材料可通过常规技术来形成，包含但不限于旋涂、毯式涂覆、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强型ALD、物理气相沉积(PVD)、等离 子体增强型化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。替代地，所述材料可 原位生长。取决于待形成的特定材料，所属领域的一般技术人员可选择用于沉积或生长 所述材料的技术。材料的移除可通过任何合适技术来完成，包含但不限于蚀刻、研磨平 面化(例如，化学机械平面化)或其它已知方法，除非上下文另有指示。
如本文中所使用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以预定方式促进所述结构及装置中的一或多者的 操作。
如本文中所使用，术语“纵向”、“竖直”、“横向”及“水平”是参考一或多个 结构及/或特征形成在其中或上的衬底(例如，基础材料、基础结构、基础构造等)的主表 面且不一定由地球引力场界定。“横向”或“水平”方向是基本上平行于衬底的主平面 的方向，而“纵向”或“竖直”方向是基本上垂直于衬底的主平面的方向。衬底的主平 面由衬底的与衬底的其它表面相比具有相对大面积的表面界定。
如本文中所使用，关于给定参数、性质或条件的术语“基本上”表示并包含所属领域的一般技术人员应理解的给定参数、性质或条件在一定程度的偏差下(例如在可接受公差内)的满足程度。举例来说，取决于基本上满足的特定参数、性质或条件，所述参数、 性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚 至100.0％满足。
如本文中所使用，关于特定参数的数值的“约”或“近似”包含所述数值及所属领域的一般技术人员应理解的在特定参数的可接受公差内的与所述数值的一定程度的偏差。例如，关于数值的“约”或“近似”可包含在从数值的90.0％到110.0％的范围内， 例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从 数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的 99.9％到100.1％的范围内的额外数值。
如本文中所使用，为了便于描述，空间相对术语，例如“下面”、“下方”、“下”、 “底部”、“上方”、“上”、“顶部”、“前方”、“后方”、“左”、“右”等可用 于描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。除非另有指定， 否则空间相对术语意在涵盖除图中所描绘的定向之外的不同材料定向。例如，如果图中 的材料被倒置，那么被描述为“在其它元件或特征下方”或“在其它元件或特征下面” 或“在其它元件或特征下”或“在其它元件或特征的底部上”的元件将被定向为“在其 它元件或特征上方”或“在其它元件或特征的顶部上”。因此，术语“下方”取决于使 用所述术语的上下文而可包含上方及下方两个定向，这对于所属领域的一般技术人员来 说将是显而易见的。材料可以其它方式定向(例如，旋转90度、倒置、翻转等)且相应地 解释本文中所使用的空间相对描述词。
如本文中所使用，被描述为彼此“邻近”的特征(例如，区、材料、结构、装置)表示并包含彼此最靠近(例如，最接近、相邻)定位的所公开身份(或若干身份)的特征。与“邻近”特征的所公开身份(或若干身份)不匹配的额外特征(例如，额外区、额外材料、额外 结构、额外装置)可经安置在“邻近”特征之间。换句话说，“邻近”特征可彼此直接相 邻地定位，使得“邻近”特征之间不存在其它特征介入物；或“邻近”特征可彼此间接 邻近地定位，使得具有不同于与至少一个“邻近”特征相关联的身份的的身份的至少一 个特征经定位在“邻近”特征之间。因此，被描述为彼此“竖直地邻近”的特征表示并 包含彼此最竖直靠近(例如，最竖直接近、竖直相邻)定位的所公开身份(或若干身份)的特 征。此外，被描述为彼此“水平邻近”的特征表示并包含彼此最水平靠近(例如，最水平 接近、水平相邻)定位的所公开身份(或若干身份)的特征。
如本文中所使用，术语“存储器装置”表示并包含展现存储器功能性但不一定限于存储器功能性的微电子装置。换句话说，且仅举例来说，术语“存储器装置”不仅表示 并包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)； 常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如， 芯片上系统(SoC))、组合逻辑及存储器的微电子装置及并入存储器的图形处理单元 (GPU)。
如本文中所使用，“导电材料”表示并包含导电性材料，例如以下项中的一或多者：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、 铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银 (Ag)、金(Au)、铝(Al))、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合 金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、 镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮 化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例 如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”表 示并包含由导电材料形成且包含导电材料的结构。
如本文中所使用，“绝缘材料”表示并包含电绝缘材料，例如以下项中的一或多者：至少一种电介质氧化物材料(例如，氧化硅(SiOx)、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、 氟硅玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、 氧化钽(TaOx)及氧化镁(MgOx)中的一或多者)、至少一种电介质氮化物材料(例如，氮化 硅(SiNy))、至少一种电介质氮氧化物材料(例如，氮氧化硅(SiOxNy))及至少一种电介质碳 氮化物材料(例如，氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者 的式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示针对另一元 素(例如，Si、Al、Hf、Nb、Ti)的每个原子含有一种元素的“x”个原子、又一元素的“y” 个原子及额外元素(如果有的话)的“z”个原子的平均比率的材料。由于式表示相对原子 比率而不是严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物及/或一或多 种非化学计量化合物，且“x”、“y”及“z”(如果有的话)的值可为整数或可为非整数。 如本文中所使用，术语“非化学计量化合物”表示并包含具有无法由明确定义的自然数 的比率表示且违反定比定律的元素组成的化合物。另外，“绝缘结构”表示并包含由绝 缘材料形成且包含绝缘材料的结构。
如本文中所使用，“可选择性地移除”材料表示并包含相对于暴露于工艺条件(例如 暴露于辐射(例如，热))的另一材料响应于相同工艺条件展现更大移除速率的材料。相对 于另一材料可选择性地移除的材料基本上可完全移除而基本上不移除另一材料(例如，基 本上不移除另一材料的任何部分)。
如本文中所使用，“可选择性地蚀刻”材料表示并包含相对于暴露于给定蚀刻化学物质及/或工艺条件的另一材料响应于相同蚀刻化学物质及/或工艺条件展现更大蚀刻速率的材料。例如，所述材料可展现比另一材料的蚀刻速率大至少约五倍的蚀刻速率，例 如比另一材料的蚀刻速率大约十倍、大约二十倍或大约四十倍的蚀刻速率。所属领域的 一般技术人员可选择用于选择性地蚀刻所要材料的蚀刻化学物质及蚀刻条件。
根据本文中所描述的实施例，一种微电子装置包含：半导电支柱结构(例如，具有大 于其宽度的长度的细长半导电支柱结构)；细长半导电支柱结构，其包含横向地安置在两 个存储节点接触区之间的位线接触区。所述位线接触区可与位线触点电连通，所述位线触点又与沿第一横向方向延伸的位线电连通。所述存储节点接触区中的每一者与存储节点触点个别地电连通，所述存储节点触点中的每一者与存储节点(例如，电容器，其在本 文中也可被称为单元电容器)电连通。每一半导电支柱结构可包含：中央部分，其包含位 线接触区；第一末端部分，其在所述中央部分的第一末端处；及第二末端部分，其在所 述中央部分的第二相对末端处。所述第一末端部分包含所述存储节点接触区中的第一者 且所述第二末端部分包含所述存储节点接触区中的第二者。所述中央部分可沿所述第一 横向方向延伸且包含与所述位线基本上平行的纵轴。换句话说，所述中央部分可沿所述 位线延伸的方向伸长。所述第一末端部分及所述第二末端部分中的每一者包含相对于所 述中央部分的所述纵轴成一定角度定向的纵轴。换句话说，所述第一末端部分及所述第 二末端部分中的每一者相对于所述中央部分成一定角度延伸。在一些实施例中，所述半 导电支柱结构展现所谓的“S”形。
使所述第一末端部分及所述第二末端部分相对于所述中央部分成一定角度定向促 进增加所述半导电支柱结构的所述存储节点接触区与所述位线接触区之间的距离，从而 与常规微电子装置相比，降低此类特征之间的意外短接的可能性。另外，使所述第一末端部分及所述第二末端部分相对于所述中央部分成一定角度定向促进增加所述半导电 支柱结构的有效面积(例如，增加所述位线触点及所述存储节点触点中的每一者的有效面积)。此外，相对于所述中央部分成一定角度形成所述末端部分可促进增加用于在所述位线接触区上形成所述位线触点及沿着所述位线形成间隔件的面积(例如，更大边限)，所 述间隔件可减少所述位线之间的电容耦合。在一些实施例中，与常规支柱结构相比，所 述半导电支柱结构的形状可减少(例如，消除)字线结构与所述半导电支柱结构的所述位 线接触区之间的重叠。在一些实施例中，与展现线性形状的常规支柱结构相比，相对于 所述中央部分成一定角度形成所述第一末端部分及所述第二末端部分可促进增加所述 半导电支柱结构的机械稳定性(及减少倾覆)。此外，可增加竖直地上覆于半导电支柱结 构但未电耦合到其的所谓穿字线结构之间的距离，从而减少邻近字线之间的意外耦合及 所谓“行锤击”。
所述微电子装置可通过图案化与基础材料邻近(例如，在基础材料上、在基础材料上 方)的第一及第二间隔件来形成，所述第一及第二间隔件沿第一横向方向延伸。例如，可通过节距加倍工艺在所述基础材料上形成第一间隔件且可在所述第一间隔件中的每一 者的侧上形成第二间隔件。第一沟槽可位于所述第二间隔件中的邻近者之间。第二沟槽 可沿第二横向方向穿过所述第一及第二间隔件形成以形成隔离结构，每一隔离结构包括 在所述第二间隔件的部分之间的所述第一间隔件的一部分。可在所述第一沟槽及所述第 二沟槽内且在所述隔离结构之间形成牺牲材料。在一些实施例中，开口可保留在所述第 一沟槽与所述第二沟槽之间的相交点内。可(例如，相对于所述第一间隔件及所述第二间 隔件)从所述相交点且在邻近隔离结构之间选择性地移除牺牲材料。在一些实施例中，沿 第三横向方向选择性地(例如，优先地)移除所述牺牲材料。所述细长开口填充有桥接在 第一隔离结构的第二间隔件与第二隔离结构的第二间隔件之间的材料。填充所述细长开 口的材料可展现相对于所述第一间隔件的材料及所述牺牲材料的蚀刻选择性。选择性地 移除所述第一间隔件及牺牲材料以由所述第二间隔件的部分及填充所述细长开口的材 料形成支柱结构的图案。将支柱结构的图案转印到基础材料以形成所述半导电支柱结构。 可在每一半导电支柱结构的中央部分上形成数字线触点且可在每一半导电支柱结构的 每一末端部分上形成存储节点触点。沿第三横向方向延伸的数字线可经形成为与所述数 字线触点电连通且存储节点结构可经形成为与所述存储节点触点电连通。
图1A到图1S是说明根据本公开的实施例的形成微电子装置(例如，存储器装置，例如DRAM装置)的方法的简化局部俯视图(图1A、图1C、图1F到图1J、图1L、图1M 及图1P)及简化局部横截面视图(图1B、图1D、图1K、图1N、图1O及图1Q到图1S)。 通过下文所提供的描述，所属领域的一般技术人员将容易明白，本文中所描述的方法可 用于各种装置中。换句话说，只要期望形成包含细长支柱结构的微电子装置，就可使用 本公开的方法。
共同参考图1A及图1B，微电子装置结构100可包含：基础材料102；蚀刻停止材 料104，其与基础材料102邻近(例如，在基础材料102上、之上、竖直上覆于基础材料 102)；及光致抗蚀剂材料106的第一线105，其与蚀刻停止材料104邻近(例如，在蚀刻 停止材料104上、之上、竖直上覆于蚀刻停止材料104)。第一间隔件108可经形成在光 致抗蚀剂材料106的第一线105的侧上。图1B是穿过截面线B-B截取的图1A的微电 子装置结构100的简化横截面视图。
参考图1A，光致抗蚀剂材料106的第一线105可相对于第一横向方向(例如，X方向)成一定角度延伸，其中将形成微电子装置结构100的一或多个特征(例如，字线164 (图1M、图1N))，如本文中将描述。例如，第一线105的纵轴L1可相对于X方向成第 一角度α定向。第一角度α可相对于第一横向方向大于约零(0)度且小于约九十(90)度， 例如在从约二十(20)度到约七十(70)度、从约三十(30)度到约六十(60)度或从约四十(40) 度到约五十(50)度的范围内。第一角度α可至少部分地基于微电子装置结构100的所要 架构及由基础材料102形成的特征的所要尺寸来选择，如下文将描述。在一些实施例中， 第一角度α是约四十一(41)度。
基础材料102可包含半导体衬底、支撑衬底上的基础半导体材料、金属电极或其上形成有一或多种材料、结构或区的半导体衬底。基础材料102可包括半导电材料，例如 常规硅衬底或包含半导体材料的其它块状衬底。如本文中所使用，术语“块状衬底”不 仅表示并包含硅晶片，而且包含绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”) 衬底或玻璃上硅(“SOG”)衬底、基础半导体基座上的硅外延层或其它半导体或光电材 料，例如硅锗(Si1- xGex，其中x是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、 氮化镓(GaN)或磷化铟(InP)等等。此外，当在以下描述中提及“衬底”或“基础材料”时， 可已利用先前工艺阶段来在基础半导体结构或基座中形成材料、区或结。基础材料102 可包含与集成电路制造相关联的一或多种材料。此类材料可包含例如难熔金属、势垒材 料、扩散材料及绝缘材料中的一或多者。基础材料102可包含例如互补金属氧化物半导 体(CMOS)结构或其它半导体结构。基础材料102的不同部分可通过一或多种电介质材 料彼此电隔离。
蚀刻停止材料104可由展现对各种掩模材料(例如，间隔件材料)的蚀刻选择性的一 或多种材料形成且包含所述一或多种材料，如本文中将描述。作为非限制性实例，蚀刻停止材料104可展现相对于各种材料的蚀刻选择性，例如牺牲材料(例如，无定形碳)及 电介质材料(例如，二氧化硅、氮化硅)。蚀刻停止材料104可由以下项中的一或多者形 成且包含以下项中的一或多者：金属氮化物(例如，氮化钛、氮化钨、氮化钽、氮化铝)、 金属氧化物(例如，氧化铝、氧化钛、氧化钨、氧化钽、氧化铪、氧化锆)、氮氧化物材 料、碳氧化硅、碳氮化硅材料、无定形碳或另一材料。在一些实施例中，蚀刻停止材料 104包括氮化钛。
光致抗蚀剂材料106可由以下项中的一或多者形成且包含以下项中的一或多者：193 纳米(nm)光致抗蚀剂材料、248nm光致抗蚀剂材料或对不同波长的辐射敏感的光致抗蚀 剂材料。光致抗蚀剂材料106可为正性或负性光致抗蚀剂材料、光聚合光致抗蚀剂材料、光分解光致抗蚀剂材料或光交联光致抗蚀剂材料。光致抗蚀剂材料，例如正性及负性抗 蚀剂，在所属领域中已知，因此本文中不再详细描述。
光致抗蚀剂材料106的第一线105中的每一者可具有基本上相同的宽度W1(例如，微小横向尺寸)，且可规则地隔开基本上相同的距离。因此，邻近的第一线105的中心线 之间的节距在整个光致抗蚀剂材料106中可为基本上均匀的。可选择第一线105的尺寸 及间隔以将所要横向尺寸及横向间隔提供给随后由基础材料102形成的特征，如下文将 进一步描述。
宽度W1可在从约20nm到约50nm，例如从约20nm到约30nm、从约30nm到约 40nm或从约40nm到约50nm的范围内。然而，本公开不限于此且宽度W1可不同于 上文所描述的宽度。
第一间隔件108可延伸为基本上平行于光致抗蚀剂材料106的第一线105的线。第一间隔件108可由展现相对于一或多种氧化物材料(例如，二氧化硅)及一或多种氮化物 材料(例如，氮化硅、氮化钛)的蚀刻选择性的材料形成且包含所述材料。在一些实施例 中，第一间隔件108由非晶硅形成且包含非晶硅，例如氢化非晶硅。第一间隔件108的 材料可通过常规技术形成为与第一线路105邻近且经图案化以形成第一间隔件108。
在一些实施例中，在光致抗蚀剂材料106的第一线105的侧上形成第一间隔件108可使用所谓“节距加倍”工艺来进行，其中光致抗蚀剂材料106的节距通过在第一线105 的侧上形成第一间隔件108而减半。换句话说，微电子装置结构100可针对第一线105 中的每一第一线105包含两个第一间隔件108，从而促进减小第一线105的节距。
参考图1C及图1D，可从微电子装置结构100的表面移除(例如，剥离)光致抗蚀剂材料106(图1A、图1B)的第一线105(图1A、图1B)，从而留下第一间隔件108的图 案。在移除光致抗蚀剂材料106之后，可在第一间隔件108的侧上形成第二间隔件110。 第二间隔件110的材料可通过常规技术形成为与第一线105邻近且经图案化以形成第二 间隔件110。因此，可针对第一间隔件108中的每一者形成两个第二间隔件110(且可针 对第一线105中的每一者形成四个第二间隔件110)。因此，第二间隔件110的形成在本 文中可被称为所谓“节距四倍”工艺，因为每一第一线105存在四个第二间隔件110。
第二间隔件110可由展现相对于第一间隔件108的蚀刻选择性的一或多种材料形成 且包含所述一或多种材料。作为非限制性实例，第二间隔件110可由氧化物材料(例如，电介质氧化物材料)，例如二氧化硅形成且包含所述氧化物材料。在一些实施例中，第二 间隔件110包括二氧化硅。
第一沟槽115可位于邻近的第二间隔件110之间。蚀刻停止材料104可在第一沟槽115的下部分处(例如，沿Z方向)暴露。邻近的第二间隔件110之间的第一沟槽115的 宽度W2可在从约5纳米(nm)到约20nm，例如从约5nm到约10nm、从约10nm到约 15nm或从约15nm到约20nm的范围内。然而，本公开不限于此且宽度W2可不同于 上文所描述的宽度。
在一些实施例中，可选择及定制宽度W2以影响待形成在微电子装置结构100中的一或多个特征的大小及形状，如本文中将描述。例如，宽度W2可至少部分地确定待形 成在微电子装置结构100中的一或多个特征之间的间隔。
由于第一间隔件108、第二间隔件110及第一沟槽115基本上平行于第一线105(图1A、图1B)延伸，因此第一间隔件108、第二间隔件110及第一沟槽115的纵轴可沿与 纵轴L1相同的方向延伸。因此，本文中对纵轴L1的参考是指第一间隔件108、第二间 隔件110及第一沟槽115延伸的方向。
参考图1E，可使用掩模(例如，切斩掩模)以在微电子装置结构100之上形成且图案化第三间隔件114的第二线112。第二线112可沿不同于第一光致抗蚀剂材料106(图 1A、图1B)的第一线105(图1A、图1B)的第一横向方向的第二横向方向延伸。
第二线112可相对于第一间隔件108及第二间隔件110延伸的方向成第二角度β延伸。换句话说，第二线112的纵轴L2可相对于第一间隔件108及第二间隔件110的纵 轴L1成第二角度β定向。
第二角度β可在从约70°到约90°，例如从约70°到约75°、从约75°到约80°、从约80°到约85°或从约85°到约90°的范围内。在一些实施例中，第二角度β是约82°。然 而，本发明不限于此且第一角度α可不同于上文所描述的角度。
第三间隔件114的第二线112可由展现相对于第一间隔件108及第二间隔件110的蚀刻选择性的一或多种材料形成且包含所述一或多种材料。作为非限制性实例，第三间 隔件114可由电介质氮化物形成且包含电介质氮化物，例如氮化硅、氮化铝、氮氧化物、 光致抗蚀剂材料或另一材料中的一或多者。在一些实施例中，第三间隔件114包括氮化 硅。
第二线112可通过例如在微电子装置结构100之上形成第二光致抗蚀剂材料的线来 图案化。在形成第二光致抗蚀剂材料的线之后，可将第二光致抗蚀剂材料的线暴露于蚀刻(例如，修整)化学物质以在第二光致抗蚀剂材料的邻近线之间形成所要间隔且形成所述线的所要宽度。可在第二光致抗蚀剂材料的线的侧上形成第三间隔件114且可移除(例如，剥离)第二光致抗蚀剂材料的线，如上文参考第一光致抗蚀剂材料106(图1A、图1B) 的第一线105(图1A、图1B)的移除所论述。
第三间隔件114之间的距离D1可在从约30nm到约60nm，例如从约30nm到约 40nm、从约40nm到约50nm或从约50nm到约60nm的范围内。然而，本公开不限 于此且距离D1可不同于上文所描述的距离。
参考图1F，在形成第三间隔件114的第二线112的图案之后，可将第三间隔件114用作掩模以将第三间隔件114的图案转印到微电子装置结构100的下伏部分。例如，且 作为非限制性实例，可在第三间隔件114之间形成牺牲材料且可移除第三间隔件114以 暴露第一间隔件108及第二间隔件110的部分。可通过牺牲材料中的开口移除第一间隔 件108及第二间隔件110的经暴露部分以在对应于第三间隔件114的位置的位置处形成 第二沟槽116。为了便于理解，图1F中未说明蚀刻停止材料104，但应理解，蚀刻停止 材料104可位于第二沟槽116的下部分处。换句话说，第二沟槽116可延伸到蚀刻停止 材料104。
第二沟槽116中的每一者可具有在从约30nm到约60nm，例如从约30nm到约40 nm、从约40nm到约50nm或从约50nm到约60nm的范围内的宽度W3。在一些实施 例中，第二沟槽116具有大于第一沟槽115的宽度W2(图1C、图1D)的宽度W3。在其 它实施例中，第二沟槽116的宽度W3与第一沟槽115的宽度W2大致相同。然而，本公 开不限于此且第二沟槽116的宽度W3可不同于所描述宽度。
如上文参考第一沟槽115的宽度W2(图1C、图1D)所描述，可选择第二沟槽116的 宽度W3以影响待形成在微电子装置结构100中的一或多个特征的大小及形状，如本文 中将描述。
第一间隔件108及第二间隔件110的经暴露部分中的部分的移除及第二沟槽116的形成可形成隔离结构125，每一隔离结构125包含在两个第二间隔件110的部分之间的 第一间隔件108的一部分。在一些实施例中，隔离结构125包括位于二氧化硅之间的非 晶硅。在一些此类实施例中，二氧化硅可位于非晶硅的第一侧上且额外二氧化硅可位于 非晶硅的第二相对侧上。隔离结构125可在第一沟槽115及第二沟槽116上方竖直地(例 如，沿Z方向)延伸。
现在参考图1G，在形成第二沟槽116(图1F)之后，可在第一沟槽115(图1F)及第 二沟槽116内形成牺牲材料118。牺牲材料118可至少部分地介于隔离结构125的第一 间隔件108与第二间隔件110的部分之间。例如，牺牲材料118可介于隔离结构125中 的不同隔离结构125之间且将隔离结构125中的不同隔离结构125分开。如本文中将描 述，微电子装置结构100的一或多个特征可相对于纵轴L1(图1E)及纵轴L2(图1E)成一 定角度图案化。为了清楚起见及便于理解描述，图1G及后续图被说明为相对于图1A到 图1F的微电子装置结构100的视图旋转。
在一些实施例中，可移除形成在第一沟槽115(图1F)及第二沟槽116(图1F)外部且在第一间隔件108及第二间隔件110的上表面上的牺牲材料118的部分。例如，可将微 电子装置结构100暴露于CMP工艺以移除第一沟槽115及第二沟槽116外部的牺牲材 料118的部分，使得牺牲材料118的上表面与第一间隔件108及第二间隔件110的上表 面基本上共面。
牺牲材料118可由展现相对于第一间隔件108及第二间隔件110的蚀刻选择性的一或多种材料形成且包含所述一或多种材料。在一些实施例中，牺牲材料118包含上文参 考第三间隔件114(图1E)所描述的材料中的一或多者。在一些实施例中，牺牲材料118 包括与第三间隔件114相同的材料组成。在一些实施例中，牺牲材料118包括氮化硅。
牺牲材料118可通过CVD、ALD、PVD、LPCVD、PECVD、旋涂、毯式涂覆或其 它方法中的一或多者来形成。在一些实施例中，牺牲材料118通过ALD或CVD来形 成。
在形成牺牲材料118之后，开口120(例如，间隙、空间、空隙)可保留在第一沟槽115(图1F)及第二沟槽116(图1F)的相交点122处。开口120可在第一沟槽115及第二 沟槽116内形成牺牲材料118期间通过牺牲材料118的所谓“夹紧(pinching)”来形成在 相交点122处。例如，且不受任何特定理论限制，由于第一沟槽115的宽度W2(图1C、 图1D)及第二沟槽116的宽度W3(图1F)小于相交点122的相对成对角拐角124(例如， 成对角邻近的隔离结构125的相对拐角)之间的距离，因此可在牺牲材料118的形成(例 如，沉积)期间形成开口120。在一些实施例中，由于开口120基本上位于相交点122的 中央部分处，因此开口120可被称为“自对准”开口。
开口120可展现基本上椭圆形(例如，基本上圆形、基本上卵形)、矩形、正方形、 三角形、十字形或另一形状的横截面形状。在一些实施例中，开口120是基本上圆形的。 在其它实施例中，开口120是基本上卵形的。开口120的大小及形状可至少部分地受第 一沟槽115(图1F)的宽度W2(图1C、图1D)及第二沟槽116(图1F)的宽度W3(图1F)影 响。
图1G的框A说明微电子装置结构100的放大部分。参考框A，开口120可基本上 位于第一沟槽115(图1F)及第二沟槽116(图1F)的相交点122的中央部分处。
如上所述，在一些实施例中，相对隔离结构125的相对拐角124之间的距离D8可 大于第一沟槽115(图1F)的宽度W2(图1C、图1D)及第二沟槽116(图1F)的宽度W3(图 1F)。在一些实施例中，距离D8在从约30nm到约60nm，例如从约30nm到约40nm、 从约40nm到约50nm或从约50nm到约60nm的范围内。然而，本公开不限于此且距 离D8可不同于上文所描述的距离。
在一些实施例中，氧化物材料(未展示)可经形成在牺牲材料118的外部分上。作为非限制性实例，在一些实施例中，氧化物材料可在形成牺牲材料118之后形成在牺牲材 料118的经暴露部分上。
现在参考图1H，微电子装置结构100可暴露于一或多种材料移除工艺以由开口120(图1G)形成细长开口126。在一些实施例中，开口120可相对于其它方向(例如，X方向) 选择性地沿一或多个方向(例如，Y方向)伸长。在一些实施例中，细长开口126可沿第 一方向(例如，Y方向)具有大于开口120沿相同方向的对应尺寸的尺寸。细长开口126 可沿第二方向(例如，X方向)具有与开口120沿相同方向的对应尺寸基本上相同的尺寸。
在一些实施例中，每一细长开口126从隔离结构125中的一者延伸到邻近隔离结构125。例如，每一细长开口126可沿Y方向从一个隔离结构125的第二间隔件110中的 上者(在图1H的视图中；例如，沿Y方向)延伸到隔离结构125中的邻近者的第二间隔 件110中的一者。换句话说，细长开口126可从隔离结构125的一个第二间隔件112延 伸，跨第二沟槽116(图1F)且到隔离结构125中的另一者的最近的第二间隔件112。
在一些实施例中，细长开口126通过在经配置以优先地沿一个横向方向(例如，Y方向)相对于另一横向方向(例如，X方向)移除牺牲材料118的条件下将靠近开口120(图 1G)的牺牲材料118暴露于一或多种蚀刻剂来形成。在一些实施例中，细长开口126通 过将微电子装置结构100暴露于沿Y方向而不是沿X方向引导到开口120处的一或多 种干蚀刻剂(例如，等离子体)来形成。换句话说，干蚀刻剂可沿Y方向引导且可能沿X 方向没有速度或可沿X方向具有基本上小于干蚀刻剂沿Y方向的速度的速度。在一些 此类实施例中，开口120可沿干蚀刻剂定向的方向(例如，Y方向)伸长，而基本上不增 加开口120沿另一方向(例如，X方向)的尺寸。换句话说，开口120可优先地沿Y方向 相对于X方向蚀刻。
参考图1I，细长开口126可填充有氧化物材料128。氧化物材料128可从隔离结构125中的一者的第二间隔件110中的一者延伸到隔离结构125中的邻近(例如，沿Y方 向；成对角邻近)者的邻近(例如，最近)第二间隔件110。例如，氧化物材料可从相交点 122的一个拐角124(图1G)处的隔离结构延伸到相交点122的成对角相对拐角124处的 另一隔离结构125。在一些实施例中，氧化物材料128可与隔离结构125的第二间隔件 110接触。换句话说，在一些实施例中，氧化物材料128可在对应于第一沟槽115(图1F) 及第二沟槽(图1F)的位置处(例如，在第一沟槽115及第二沟槽116的相交点处)跨牺牲 材料118桥接且可跨相交点122成对角地延伸。
氧化物材料128可由一或多种氧化物材料形成且包含一或多种氧化物材料。可配制 氧化物材料128以展现相对于牺牲材料118及第一间隔件108的蚀刻选择性。在一些实施例中，氧化物材料128包括二氧化硅。在一些实施例中，氧化物材料128包括与第二 间隔件110相同的材料组成。
氧化物材料128及通过氧化物材料128中的一者连接的第二间隔件110可形成具有圆形(例如，弓形)边缘的所谓“S”形结构。如本文中将描述，氧化物材料128及第二间 隔件110可用于形成(例如，图案化)将在其上形成一或多个特征的半导电支柱结构。
参考图1J及图1K，可相对于第二间隔件110及氧化物材料128选择性地移除牺牲材料118(图1I)及第一间隔件108(图1I)，从而留下支柱结构130的图案，每一支柱结 构130个别地包括位于末端部分134之间的中央部分132。换句话说，每一支柱结构130 可包含第一末端部分134、中央部分132及位于中央部分132的与第一末端部分134相 对的侧上的第二末端部分134。图1K是穿过图1J的截面线K-K截取的图1J的微电子 装置结构100的简化局部横截面视图。
在一些实施例中，支柱结构130通过将微电子装置结构100暴露于经配制及经配置以选择性地移除牺牲材料118及第一间隔件108而基本上不移除第二间隔件110或氧化 物材料128的一或多种蚀刻剂来形成。作为非限制性实例，微电子装置结构100可暴露 于包含甲烷(CH4)、三氟甲烷(CHF3)(也被称为氯仿)、二氟甲烷(CH2F2)、六氟化硫(SF6)或 另一材料中的一或多者的等离子体以相对于第二间隔件110及氧化物材料128选择性地 移除牺牲材料118及第一间隔件108。在其它实施例中，微电子装置结构100暴露于湿 蚀刻剂，例如磷酸，以相对于第二间隔件110及氧化物材料128选择性地移除牺牲材料 118及第一间隔件108。
参考图1L，支柱结构130(图1J)可用作掩模且支柱结构130的图案可经转印到蚀刻停止材料104(图1K)及基础材料102以形成经图案化蚀刻停止材料及经图案化基础材 料102'。经图案化蚀刻停止材料可用于将支柱结构130的图案转印到基础材料102以形 成半导电支柱结构140，每一半导电支柱结构140个别地包括中央部分142及末端部分 144，如上文参考支柱结构130的中央部分132及末端部分144所描述。例如，微电子 装置结构100可暴露于经配制及经配置以选择性地移除蚀刻停止材料104'而基本上不移 除第二间隔件110(图1J)或氧化物材料128(图1J)的一或多种蚀刻剂。作为非限制性实 例，蚀刻停止材料104可暴露于包含二氟化氙(XF2)、氯(Cl2)(例如Cl2、氮(N2)及氩(Ar) 的混合物)、氟(F2)、三氟化氮(NF3)、四氟化碳(CF4)、氟化氢(HF)或另一材料中的一或多 个者的等离子体。然而，本发明不限于此且蚀刻停止材料104可通过不同于上文所描述 的方法的方法来移除。
在将支柱结构130(图1J)的图案转印到蚀刻停止材料104之后，可使用经图案化蚀刻停止材料以将经图案化蚀刻停止材料的图案转印到下伏基础材料102以形成半导电支柱结构140(例如，细长半导电支柱结构)。半导电支柱结构140可包含圆化边缘且对应 于微电子装置结构100的有效面积。作为非限制性实例，可移除(例如，部分地移除)通 过经图案化蚀刻停止材料暴露的基础材料102的部分以将第一沟槽115及第二沟槽116 转印到基础材料102中且形成半导电支柱结构140的图案。
半导电支柱结构140可展现具有长度(例如，沿着中央部分142的纵轴及末端部分144的纵轴)的细长形状，所述长度大于半导电支柱结构140沿基本上垂直于所述长度的 方向的宽度。半导电支柱结构140可包含弯曲(例如，弓形)侧。由于末端部分144相对 于中央部分142成角度，因此半导电支柱结构140的定向可为非线性的。
邻近半导电支柱结构140可通过第一沟槽115及第二沟槽116彼此隔开。半导电支柱结构140的末端部分144可相对于将沿其形成微电子装置结构100的一或多个特征的 第一横向方向(例如，X方向)成第一角度α定向。换句话说，末端部分144的纵轴L3可 相对于第一横向方向成第一角度α定向。
末端部分144的纵轴L3与中央部分142的纵轴L4之间的第三角度θ可大于约零(0)度且小于约九十(90)度，例如在从约二十(20)度到约七十(70)度、从约三十(30)度到约六十(60)度或从约四十(40)度到约五十(50)度的范围内。在一些实施例中，第三角度θ是约四十九(49)度。
在一些实施例中，第一沟槽115可将半导电支柱结构140的末端部分144彼此分开。例如，第一半导电支柱结构140的上末端部分144可通过第一沟槽115与横向邻近 的第二半导电支柱结构140的下末端部分144分开。另外，第一半导电支柱结构140的 上末端部分144可通过第一沟槽115中的另一者与横向邻近的第三半导电支柱结构140 的下末端部分144分开。类似地，第一半导电支柱结构140的下末端部分144可通过第 一沟槽115中的一者与横向地邻近第一半导电支柱结构140的第四半导电支柱结构140 的上末端部分144隔开且通过第一沟槽115中的另一者与横向邻近的第五半导电支柱结 构140的上末端部分144隔开。
中央部分142可沿第一横向方向(例如，沿Y方向)跨第二沟槽116延伸。因此，第 二沟槽116可被半导电支柱结构140的中央部分142划分(例如，中断)。第二沟槽116 可将半导电支柱结构140中的一者的下末端部分144与半导电支柱结构140的中央部分 142分开。另外，第二沟槽116可将半导电支柱结构140中的一者的上末端部分144与 邻近半导电支柱结构140的中央部分142分开。
继续参考图1L，半导电支柱结构140中的每一者可包含位于中央部分142上的数字线(例如，位线)接触区160及位于末端部分144上的存储节点(例如，存储器单元)接触 区162。如本文中将描述，位线触点及存储节点触点可经形成在位线接触区160及存储 节点接触区162中的相应者上。尽管位线接触区160及存储节点接触区162已在图1中 被说明为具有与半导电支柱结构140相同的横向尺寸，但应理解，数字线接触区160及 存储节点接触区162的横向尺寸可小于半导电支柱结构140的横向尺寸。
存储节点接触区162可邻近末端部分144定位(例如，在末端部分144上、之上)。 数字线接触区160可邻近半导电支柱结构140的中央部分142定位(例如，在半导电支 柱结构140的中央部分142上、之上)。在一些实施例中，第一半导电支柱结构的数字线 接触区160与邻近的第二半导电支柱结构140及第三半导电支柱结构140的存储节点接 触区162横向地对准。
半导电支柱结构140的存储节点接触区162及数字线接触区160的横向尺寸及形状可对应于第一沟槽115及第二沟槽116的横向尺寸及形状。
继续参考图1L，距离D2(对应于半导电支柱结构140的中央部分142的长度)可在从约20nm到约40nm，例如从约20nm到约25nm、从约25nm到约30nm、从约30 nm到约35nm或从约35nm到约40nm的范围内。然而，本公开不限于此且距离D2可 不同于所描述距离。
第一半导电支柱结构140的末端部分144与邻近的第二半导电支柱结构140的中央部分142之间的距离D3(例如，第一半导电支柱结构140的存储节点接触区162与位线 接触区160之间的距离)可在从约10nm到约20nm，例如从约10nm到约15nm或从约 15nm到约20nm的范围内。然而，本公开不限于此且距离D3可不同于所描述距离。
半导电支柱结构140的末端部分144与邻近半导电支柱结构140的中央部分142之间的距离D4可在从约5nm到约20nm，例如从约5nm到约10nm、从约10nm到约15 nm或从约15nm到约20nm的范围内。然而，本公开不限于此且距离D4可不同于所描 述距离。
中央部分142的相对侧之间的距离D5可在从约5nm到约15nm，例如从约5nm到 约10nm或从约10nm到约15nm的范围内。然而，本公开不限于此且距离D5可不同 于所描述距离。
在半导电支柱结构140的上末端部分144与竖直邻近的半导电支柱结构140的下末端部分144之间沿与中央部分142的纵轴L4基本上平行的方向的距离D6可在从约10 nm到约30nm，例如从约10nm到约15nm、从约15nm到约20nm、从约20nm到约 25nm或从约25nm到约30nm范围内。在一些实施例中，距离D6是约26nm。然而， 本公开不限于此且距离D6可不同于所描述距离。
在半导电支柱结构140的上末端部分144与邻近半导电支柱结构140的下末端部分144之间沿垂直于上末端部分144及下末端部分144的侧的方向的距离D7可在从约5 nm到约20nm，例如从约5nm到约10nm、从约10nm到约15nm或从约15nm到约 20nm的范围内。然而，本公开不限于此且距离D7可不同于所描述距离。
末端部分144的相对侧壁之间的距离D9可在从约5nm到约15nm，例如从约5nm 到约10nm或从约10nm到约15nm的范围内。在一些实施例中，距离D9与距离D5基 本上相同。
在形成半导电支柱结构140后，微电子装置结构100可经历额外处理。在一些实施例中，微电子装置结构100可暴露于一或多种离子植入工艺以形成至少部分地由半导电 支柱结构140形成的晶体管结构的所谓源极区、漏极区及沟道区。在一些实施例中，半 导电支柱结构140暴露于离子植入以掺杂经图案化基础材料102'的至少上部分。
参考图1M、图1N及图1O，字线164可经形成在存储节点接触区162与数字线接 触区160之间的隔离沟槽内。图1M是在使微电子装置结构100经历额外处理之后的微 电子装置结构100的俯视图。图1N是穿过图1M的截面线N-N截取的图1M的微电子 装置结构100的简化横截面视图，且图1O是穿过图1M的截面线O-O截取的图1M的 微电子装置结构100的简化横截面视图。
参考图1M及图1N，绝缘材料180(为了清楚起见及易于理解描述而未在图1M中 说明)可经形成在微电子装置结构100之上且可填充邻近半导电支柱结构140之间的区 (例如，第一沟槽115与第二沟槽116)。绝缘材料180可由电介质材料形成且包含电介 质材料。在一些实施例中，绝缘材料180包括二氧化硅。
在形成绝缘材料180之后，可移除中央部分142与末端部分144之间的绝缘材料180的部分及半导电支柱结构140的部分。例如，掩模材料可经形成在微电子装置结构 100之上，其中开口(例如，沟槽)沿第一横向方向(例如，X方向)延伸且绝缘材料180的 部分及半导电支柱结构140的部分可通过掩模材料中的开口来移除。
在一些实施例中，在形成开口之后，可将经图案化基础材料102'的经暴露部分暴露 于离子植入工艺以形成晶体管结构的沟道区181。电介质材料182(例如，栅极电介质材料)可经形成在开口内且导电材料184可经形成在电介质材料182之上以形成字线164。 电介质材料182可由以下项形成且包含以下项：一或多种磷硅玻璃、硼硅玻璃、硼磷硅 玻璃(BPSG)、氟硅玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、 氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si3N4))、 氮氧化物(例如，氮氧化硅)、另一栅极电介质材料、电介质氮化碳材料(例如，氮化硅碳 (SiCN))、电介质碳氮化物材料(例如，碳氮化硅(SiOCN))或其组合。
导电材料184可由以下项中的一或多者形成且包含以下项中的一或多者：氮化钛、氮化钽、氮化铝钛、元素钛、元素铂、元素铑、元素铱、氧化铱、元素钌、氧化钌、元 素钼、元素钨、元素钴、多晶硅、锗及硅锗。在一些实施例中，导电材料184包括元素 钼、元素钨及元素钴中的一或多者与多晶硅、锗及硅锗中的一或多者。
在一些实施例中，且参考图1M，字线164可将中央部分142与末端部分144分开。 换句话说，在一些实施例中，字线164可介于中央部分142与末端部分144之间。因此， 字线164可位于其中包含字线164且将半导电支柱结构140中的每一者的数字线接触区 160与存储节点接触区162分开的隔离沟槽(例如，包含绝缘材料180)中。因此，如本文 中所描述的半导电支柱结构150可各自包括通过字线164(例如，第一字线164及第二 字线164)而与末端部分144(例如，第一末端部分144及第二末端部分144)隔开的中央 部分142。在形成字线164之后，可用绝缘材料186填充开口的剩余部分，所述绝缘材 料186可包含上文参考绝缘材料180所描述的材料中的一或多者。在一些实施例中，绝 缘材料186包括与绝缘材料180相同的材料组成。
参考图1N及图1O，在形成字线164之后，可穿过绝缘材料186及绝缘材料180的 部分形成开口185以暴露半导电支柱结构140的数字线接触区160的表面。开口185可 通过例如在微电子装置结构100之上形成且图案化掩模且将微电子装置结构100暴露于 合适蚀刻剂来形成。
现在参考图1P、图1Q及图1R，可使微电子装置结构100经历额外处理以形成微 电子装置190。图1P是微电子装置190的俯视图；图1Q是穿过图1P的截面线Q-Q截 取的横截面视图；且图1R是穿过图1P的截面线R-R截取的横截面视图。参考图1P到 图1R，数字线触点160'可经形成在开口185内且在数字线接触区160上。数字线触点 160'可由至少一种导电性材料形成且包含至少一种导电性材料。在一些实施例中，数字 线触点160'包括以下项中的一或多者：氮化钛、氮化钽、氮化铝钛、元素钛、元素铂、 元素铑、元素铱、氧化铱、元素钌、氧化钌、元素钼、元素钨、元素钴、多晶硅、锗及 硅锗中的一或多者。在一些实施例中，数字线触点160'包括元素钼、元素钨及元素钴中 的一或多者与多晶硅、锗及硅锗中的一或多者。在一些实施例中，数字线触点160'包括 掺杂多晶硅。作为非限制性实例，数字线触点160'可包含至少约1020原子/cm3或甚至至 少约1021原子/cm3。
在一些实施例中，数字线触点160'经凹陷在开口185(图1O)内。在形成数字线触点160'之后，导电材料188可经形成在微电子装置结构100上方且与数字线触点160'接触 以形成数字线166。数字线166的导电材料188可由上文参考字线164所描述的材料中 的一或多者形成且包含所述一或多种材料。
在形成数字线触点160'及数字线166之后，可在数字线166之上形成绝缘材料192。在一些实施例中，间隔件165(例如，“位线间隔件”、“数字线间隔件”)可经形成在 数字线166的侧上。绝缘材料192及间隔件165可个别地由上文参考绝缘材料180及绝 缘材料186所描述的材料中的一或多者形成且包含所述一或多种材料。在一些实施例中， 数字线166未完全填充开口185(图1O)且间隔件165可位于开口185内的数字线166的 侧上。
间隔件165的宽度(例如，沿基本上垂直于数字线166的纵轴L4的方向(例如，X方向))的宽度可在从约5nm到约20nm，例如从约5nm到约10nm、约从10nm到约15 nm或从约15nm到约20nm的范围内。然而，本公开不限于此且所述宽度可不同于所 描述宽度。
参考图1S，存储节点触点162'可经形成在半导电支柱结构140的存储节点接触区162之上。存储节点触点162'可由上文参考数字线触点160'所描述的材料中的一或多者 形成且包含所述一或多种材料。
存储节点触点162'可与半导电支柱结构140的存储节点接触区162电连通。存储节点触点162'可位于绝缘材料186与绝缘材料192的邻近部分之间。存储节点触点162'可 由上文参考数字线触点160'所描述的材料中的一或多者形成且包含所述一或多种材料。 在一些实施例中，存储节点触点162'包括掺杂多晶硅。作为非限制性实例，存储节点触 点162'可包含至少约1020原子/cm3或甚至至少约1021原子/cm3。在一些实施例中，微电 子装置结构190暴露于退火条件以从数字线触点160'及存储节点触点162'扩散掺杂剂以 形成例如晶体管结构的源极区、漏极区及沟道区181。
继续参考图1P到图1S，在一些实施例中，数字线触点160'可沿Y方向对准且可沿 X方向偏离存储节点触点162'。在一些实施例中，数字线触点160'可能不会沿数字线166 延伸的方向与存储节点触点162'中的任一者对准。另外，存储节点触点162'可沿Y方向 彼此对准。
微电子装置190可包含存储器单元，每一存储器单元包含与存储节点结构194(例如，电容器结构)耦合的存取晶体管(例如，包括沿着字线164中的一者的栅极的晶体管)。图1S中说明仅一个存储节点结构194，但应理解，所有存储节点触点162'可经耦合到存 储节点结构194。
继续参考图1S，存储节点结构194可经形成在存储节点触点162'之上且与存储节点 触点162'电连通。为了清楚起见及易于理解本公开，图1P中未说明存储节点结构194。
在一些实施例中，重布材料(RDM)结构196(也被称为“重布层(RDL)结构”)可经形成在存储节点触点162'上或之上，且存储节点结构194可与存储节点结构194及存储节 点触点162'电连通。
RDM结构196可经配置以有效地移位(例如，交错、调整、修改)存储节点触点162'的横向位置(例如，沿X方向、沿Y方向)以适应在存储节点触点162'之上且与存储节点 触点162'电连通的存储节点结构194的所要布置(例如，六边形密堆积布置)。RDM结构 196可各自个别地由导电性材料形成且包含导电性材料，包含但不限于以下项中的一或 多者：金属(例如，钨、钛、镍、铂、金)、金属合金、含金属材料(例如，金属氮化物、 金属硅化物、金属碳化物、金属氧化物)及导电掺杂半导体材料(例如，导电掺杂硅、导 电掺杂锗、导电掺杂硅锗)。作为非限制性实例，RDM结构196可个别地包括W、TiN、 TaN、WN、TiAlN、Ti、Pt、Rh、Ir、IrOx、Ru、RuOx及其合金中的一或多者。
存储节点结构194可经配置以存储表示可编程逻辑状态的电荷。例如，存储节点结构194的充电状态可表示第一逻辑状态(例如，逻辑1)，且存储节点结构170的未充电 状态可表示第二逻辑状态(例如，逻辑0)。在一些实施例中，存储节点结构194包括经配 置以存储与逻辑状态相关联的电荷的电介质材料。电介质材料可例如包括以下项的一或 多者：二氧化硅、氮化硅、聚酰亚胺、二氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、 氧化物-氮化物-氧化物材料(例如，二氧化硅-氮化硅-二氧化硅)、钛酸锶(SrTiO3)(STO)、 钛酸钡(BaTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、铁电材料(例如，铁电氧化铪、铁电氧化 锆)、锆钛酸铅(PZT)等)及高k电介质材料。在一些实施例中，存储节点结构170包括氧 化锆。
RDM结构196及存储节点结构194可各自个别地使用常规工艺(例如，常规沉积工艺，例如原位生长、旋涂、毯式涂覆、CVD、ALD及PVD中的一或多者；常规图案化 及材料移除工艺，例如常规对准工艺、常规光刻曝光工艺、常规显影工艺、常规蚀刻工 艺)及常规处理设备来形成，所述工艺及所述设备在本文中未进行详述。
返回参考图1P到图1S，在额外实施例中，形成微电子装置190以通过修改第一线105(图1A)的第一角度α(及第一间隔件108、第二间隔件110及第一沟槽115中的每一 者的对应角度)、第二线112(图1E)与对应第二沟槽116的第二角度β、及末端部分144 相对于中央部分142的第三角度θ(图1L)中的一或多者来展现半导电支柱140的不同横 向几何配置(例如，不同横向形状、不同横向尺寸)。
与常规微电子装置相比，形成半导电支柱结构140以包含中央部分142及相对于中央部分142成第一角度α延伸的末端部分144可促进增加中央部分142上的数字线触点 160'的有效面积。另外，与常规微电子装置结构相比，半导电支柱结构140的大小及形 状可促进增加存储节点触点162'从间隔件165的横向边缘的着陆面积(例如，从约4nm 增加到约5nm以上)。此外，与常规微电子装置相比，半导电支柱结构140的间隔促进 增加间隔件165的宽度(例如，沿X方向)，这可促进减少位线166的电容耦合。另外， 半导电支柱结构140的大小、形状及定向可促进增加字线164及字线164未耦合到(例 如，穿过字线)的半导电支柱结构140的基础材料102与此类半导电支柱结构140之间 的距离。
因此，根据本公开的实施例，一种微电子装置包括：半导电支柱结构，其包括中央部分、第一末端部分及在所述中央部分的与所述第一末端部分相对的侧上的第二末端部分，所述第一末端部分相对于所述中央部分成一定角度定向且基本上平行于所述第二末端部分延伸；数字线触点，其在所述半导电支柱结构的所述中央部分上；第一存储节点 触点，其在所述第一末端部分上；及第二存储节点触点，其在所述第二末端部分上。
因此，根据本公开的额外实施例，一种形成微电子装置的方法包括：形成包括含硅材料及在所述含硅材料的侧上的氧化物材料的隔离结构，所述隔离结构通过沿第一方向延伸的第一沟槽及沿第二方向延伸的第二沟槽分开；在所述第一沟槽及所述第二沟槽的至少一部分中形成牺牲材料；在所述第一沟槽及所述第二沟槽的相交点处移除所述牺牲材料中的至少一些以形成细长开口；用额外氧化物材料填充所述细长开口；相对于所述 氧化物材料及所述额外氧化物材料选择性地移除所述含硅材料及所述牺牲材料；移除通 过所述氧化物材料及所述额外氧化物材料的剩余部分暴露的半导电材料的部分以形成 半导电支柱结构；及在所述半导电支柱结构中的至少一者的末端部分上形成存储节点触 点且在所述至少一个半导电支柱结构的中央部分上形成数字线触点。
因此，根据本公开的进一步实施例，一种形成微电子装置的方法包括：在氧化物材料的线之间形成第一沟槽；穿过所述氧化物材料的部分及含硅材料形成第二沟槽以形成包括所述含硅材料及在所述含硅材料的侧上的所述氧化物材料的隔离结构；在所述第一沟槽及所述第二沟槽的至少一部分中形成牺牲材料；在所述第一沟槽及所述第二沟槽的相交点处移除所述牺牲材料中的至少一些以形成细长开口；相对于所述氧化物材料选择性地移除所述含硅材料及所述牺牲材料；移除通过所述氧化物材料的剩余部分暴露的半导电材料的部分以形成半导电支柱结构；及在所述半导电支柱结构中的至少一者的末端部分上形成存储节点触点且在所述至少一个半导电支柱结构的中央部分上形成数字线 触点。
包含根据本文中所描述的实施例形成的微电子装置(例如，微电子装置190)及微电 子装置结构(例如，微电子装置结构100)的微电子装置可用于本公开的电子系统的实施例中。例如，图2是根据本公开的实施例的电子系统203的框图。电子系统203可包括 例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个 人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或支持蜂窝的平板计算机， 例如举例来说
Figure RE-GDA0003314140250000221
或
Figure RE-GDA0003314140250000222
平板计算机、电子书、导航装置等。电子系统203 包含至少一个存储器装置205。存储器装置205可包含例如先前在本文中所描述的微电 子装置结构(例如，微电子装置结构100)或先前参考图1A到图1S所描述的微电子装置 (例如，微电子装置100)的实施例。
电子系统203可进一步包含至少一个电子信号处理器装置207(通常被称为“微处理 器”)。电子信号处理器装置207可任选地包含先前在本文中所描述的微电子装置或微电子装置结构的实施例(例如，先前参考图1A到图1S所描述的微电子装置190或微电子 装置结构100中的一者或多者)。电子系统203可进一步包含用于由用户将信息输入到电 子系统203中的一或多个输入装置209，例如举例来说鼠标或其它指向装置、键盘、触 摸板、按钮或控制面板。电子系统203可进一步包含用于将信息输出(例如，视觉或音频 输出)到用户的一或多个输出装置211，例如举例来说监视器、显示器、打印机、音频输 出插孔、扬声器等。在一些实施例中，输入装置209及输出装置211可包括既可用于将 信息输入到电子系统又可用于将视觉信息输出到用户的单个触摸屏装置。输入装置209 及输出装置211可与存储器装置205及电子信号处理器装置207中的一或多者电通信。
参考图3，描绘基于处理器的系统300。基于处理器的系统300可包含根据本公开的实施例制造的各种微电子装置及微电子装置结构(例如，包含微电子装置190或微电 子装置结构100中的一或多者的微电子装置及微电子装置结构)。基于处理器的系统300 可为多种类型中的任一者，例如计算机、寻呼机、蜂窝电话、个人记事本、控制电路或 其它电子装置。基于处理器的系统300可包含一或多个处理器302，例如微处理器，以 控制基于处理器的系统300中的系统功能及请求的处理。处理器302及基于处理器的系 统300的其它子组件可包含根据本公开的实施例制造的微电子装置及微电子装置结构 (例如，包含微电子装置190或微电子装置结构100中的一或多者的微电子装置及微电 子装置结构)。
基于处理器的系统300可包含与处理器302可操作连通的电力供应器304。例如，如果基于处理器的系统300是便携式系统，那么电力供应器304可包含燃料电池、电力 采集装置、永久性电池、可更换电池及可再充电电池中的一或多者。电力供应器304还 可包含AC适配器；因此，例如，基于处理器的系统300可插入到壁式插座中。例如， 电力供应器304还可包含DC适配器使得基于处理器的系统300可插入到车辆点烟器或 车辆电源端口中。
取决于基于处理器的系统300执行的功能，各种其它装置可经耦合到处理器302。例如，用户接口306可经耦合到处理器302。用户接口306可包含例如按钮、开关、键 盘、光笔、鼠标、数字转换器及尖笔、触摸屏、语音辨识系统、麦克风或其组合的输入 装置。显示器308也可经耦合到处理器302。显示器308可包含LCD显示器、SED显示 器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投 影仪、音频显示器或其组合。此外，RF子系统/基带处理器310也可经耦合到处理器302。RF子系统/基带处理器310可包含耦合到RF接收器及RF发射器(未展示)的天线。通信 端口312或一个以上通信端口312也可经耦合到处理器302。例如，通信端口312可经 调适以耦合到一或多个外围装置314，例如调制解调器、打印机、计算机、扫描仪或相 机，或耦合到网络，例如局域网、远程局域网、内联网或因特网。
处理器302可通过实施存储在存储器中的软件程序来控制基于处理器的系统300。例如，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软 件或媒体播放软件。存储器可操作地耦合到处理器302以存储各种程序且促进各种程序 的执行。例如，处理器302可经耦合到系统存储器316，所述系统存储器316可包含自 旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随 机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器及其它已知存储器类 型中的一或多者。系统存储器316可包含易失性存储器、非易失性存储器或其组合。系 统存储器316通常很大使得其可存储动态加载的应用程序及数据。在一些实施例中，系 统存储器316可包含半导体装置，例如上文所描述的微电子装置及微电子装置结构(例 如，微电子装置190及微电子装置结构100)，或其组合。
处理器302还可经耦合到非易失性存储器318，这并不意味着系统存储器316必然是易失性的。非易失性存储器318可包含与系统存储器316结合使用的STT-MRAM、 MRAM、只读存储器(ROM)(例如EPROM、电阻式只读存储器(RROM))及快闪存储器中 的一或多者。非易失性存储器318的大小通常被选择为刚好足够大以存储任何必需的操 作系统、应用程序及固定数据。另外，非易失性存储器318可包含高容量存储器，例如 磁盘驱动器存储器，例如举例来说包含电阻式存储器或其它类型的非易失性固态存储器 的混合驱动器。非易失性存储器318可包含微电子装置，例如上文所描述的微电子装置 及微电子装置结构(例如，微电子装置190及微电子装置结构100)，或其组合。
因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合 到所述处理器装置且包括至少一个微电子装置。所述至少一个微电子装置包括：半导电 支柱结构，每一半导电支柱结构包括电耦合到位线触点且位于电耦合到存储节点触点的 末端部分之间的中央部分；及字线，其相对于所述末端部分成一定角度定向且位于所述 位线触点与所述存储节点触点之间并将所述位线触点及所述存储节点触点分开。
下文阐述本公开的额外非限制性实例实施例。
实施例1：一种微电子装置，其包括：半导电支柱结构，其包括中央部分、第一末 端部分及在所述中央部分的与所述第一末端部分相对的侧上的第二末端部分，所述第一 末端部分相对于所述中央部分成一定角度定向且基本上平行于所述第二末端部分延伸； 数字线触点，其在所述半导电支柱结构的所述中央部分上；第一存储节点触点，其在所 述第一末端部分上；及第二存储节点触点，其在所述第二末端部分上。
实施例2：根据实施例1所述的微电子装置，其中所述角度在从约40°到约50°的范围内。
实施例3：根据实施例1或实施例2所述的微电子装置，其中所述数字线触点与邻近半导电支柱结构的存储节点触点横向地对准。
实施例4：根据实施例1到3中任一实施例所述的微电子装置，其进一步包括字线，所述字线在所述数字线触点与所述第一存储节点触点之间沿横向方向延伸且将所述第 一末端部分与所述中央部分隔开。
实施例5：根据实施例1到4中任一实施例所述的微电子装置，其进一步包括数字线，所述数字线电耦合到所述数字线触点。
实施例6：根据实施例5所述的微电子装置，其进一步包括绝缘材料，所述绝缘材料邻近所述数字线。
实施例7：根据实施例6所述的微电子装置，其中所述绝缘材料的宽度在从约5nm到约20nm的范围内。
实施例8：根据实施例1到7中任一实施例所述的微电子装置，其中下存储节点触点与邻近半导电支柱结构的上存储节点触点横向地对准。
实施例9：一种形成微电子装置的方法，所述方法包括：形成沿第一方向延伸的第一间隔件；形成与所述第一间隔件邻近的第二间隔件，所述第一间隔件位于两个第二间 隔件之间，邻近的第二间隔件通过沿所述第一方向延伸的第一沟槽分开；形成沿第二方 向延伸的第二沟槽以形成包括位于所述第二间隔件的部分之间的第一间隔件的一部分 的隔离结构；在所述第一沟槽及所述第二沟槽内形成牺牲材料；沿第一横向方向从所述 第一沟槽及所述第二沟槽的相交点移除所述牺牲材料的部分以形成细长开口；在所述细 长开口中形成氧化物材料；移除所述牺牲材料以形成支柱结构的图案；及将所述支柱结 构的所述图案转印到半导电材料以形成半导电支柱结构。
实施例10：根据实施例9所述的方法，其中形成沿第二方向延伸的第二沟槽包括形成所述第二沟槽以相对于所述第一沟槽成在从约70°到约90°的范围内的角度延伸。
实施例11：根据实施例9或实施例10所述的方法，其中：形成第一间隔件包括形 成包括非晶硅的所述第一间隔件；及形成第二间隔件包括形成包括二氧化硅的所述第二 间隔件。
实施例12：根据实施例9到11中任一实施例所述的方法，其中形成牺牲材料包括形成包括氮化硅的所述牺牲材料。
实施例13：根据实施例9到12中任一实施例所述的方法，其中在所述细长开口中形成氧化物材料包括用包括与所述第二间隔件基本上相同的材料组成的所述氧化物材 料填充所述细长开口。
实施例14：根据实施例9到13中任一实施例所述的方法，其中形成半导电支柱结构包括形成所述半导电支柱结构以包括位于存储节点接触区之间的数字线接触区。
实施例15：一种形成微电子装置的方法，所述方法包括：形成包括含硅材料及在所述含硅材料的侧上的氧化物材料的隔离结构，所述隔离结构通过沿第一方向延伸的第一沟槽及沿第二方向延伸的第二沟槽分开；在所述第一沟槽及所述第二沟槽的至少一部分中形成牺牲材料；在所述第一沟槽及所述第二沟槽的相交点处移除所述牺牲材料中的至少一些以形成细长开口；用额外氧化物材料填充所述细长开口；相对于所述氧化物材料 及所述额外氧化物材料选择性地移除所述含硅材料及所述牺牲材料；移除通过所述氧化 物材料及所述额外氧化物材料的剩余部分暴露的半导电材料的部分以形成半导电支柱 结构；及在所述半导电支柱结构中的至少一者的末端部分上形成存储节点触点且在所述 至少一个半导电支柱结构的中央部分上形成数字线触点。
实施例16：根据实施例15所述的方法，其中形成半导电支柱结构包括相对于所述中央部分成在从约30°到约60°的范围内的角度形成所述半导电支柱结构的所述末端部分。
实施例17：根据实施例15或实施例16所述的方法，其进一步包括形成与所述数字线触点电连通的数字线，所述数字线相对于所述至少一个半导电支柱结构的所述末端部分成一定角度延伸。
实施例18：根据实施例17所述的方法，其进一步包括在所述数字线的侧上形成绝缘间隔件。
实施例19：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作 地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器 装置且包括至少一个微电子装置，所述至少一个微电子装置包括：半导电支柱结构，每 一半导电支柱结构包括电耦合到位线触点且位于电耦合到存储节点触点的末端部分之 间的中央部分；及字线，其相对于所述末端部分成一定角度定向且位于所述位线触点与 所述存储节点触点之间并将所述位线触点及所述存储节点触点分开。
实施例20：根据实施例19所述的电子系统，其中所述角度在从约40°到约50°的范围内。
实施例21：根据实施例19所述的电子系统，其中所述角度是约41°。
实施例22：根据实施例19到21中任一实施例所述的电子系统，其中在第一半导电支柱结构的所述存储节点触点与邻近的第二半导电支柱结构的数字线触点之间沿与所 述字线平行的方向的距离在从约10nm到约20nm的范围内。
实施例23：根据实施例19到22中任一实施例所述的电子系统，其中所述半导电支柱结构展现S形。
实施例24：根据实施例19到23中任一实施例所述的电子系统，其进一步包括位线，所述位线电耦合到所述位线触点且相对于所述末端部分成另一角度定向。
虽然已结合图描述某些说明性实施例，但所属领域的一般技术人员将认识到且明白， 本公开所涵盖的实施例不限于本文中明确地展示及描述的那些实施例。相反，在不脱离 本公开所涵盖的实施例的范围的情况下，可对本文中所描述的实施例进行许多添加、删除及修改，例如后文中所主张的那些添加、删除及修改，包含合法等效物。另外，来自 一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍然被涵盖在本公开 的范围内。

Claims (24)

1.一种微电子装置，其包括：
半导电支柱结构，其包括中央部分、第一末端部分及在所述中央部分的与所述第一末端部分相对的侧上的第二末端部分，所述第一末端部分相对于所述中央部分成一定角度定向且基本上平行于所述第二末端部分延伸；
数字线触点，其在所述半导电支柱结构的所述中央部分上；
第一存储节点触点，其在所述第一末端部分上；及
第二存储节点触点，其在所述第二末端部分上。
2.根据权利要求1所述的微电子装置，其中所述角度在从约40°到约50°的范围内。
3.根据权利要求1所述的微电子装置，其中所述数字线触点与邻近半导电支柱结构的存储节点触点横向地对准。
4.根据权利要求1所述的微电子装置，其进一步包括字线，所述字线在所述数字线触点与所述第一存储节点触点之间沿横向方向延伸且将所述第一末端部分与所述中央部分隔开。
5.根据权利要求1所述的微电子装置，其进一步包括数字线，所述数字线电耦合到所述数字线触点。
6.根据权利要求5所述的微电子装置，其进一步包括绝缘材料，所述绝缘材料邻近所述数字线。
7.根据权利要求6所述的微电子装置，其中所述绝缘材料的宽度在从约5nm到约20nm的范围内。
8.根据权利要求1到7中任一权利要求所述的微电子装置，其中下存储节点触点与邻近半导电支柱结构的上存储节点触点横向地对准。
9.一种形成微电子装置的方法，所述方法包括：
形成沿第一方向延伸的第一间隔件；
形成与所述第一间隔件邻近的第二间隔件，所述第一间隔件位于两个第二间隔件之间，邻近的第二间隔件通过沿所述第一方向延伸的第一沟槽彼此分开；
形成沿第二方向延伸的第二沟槽以形成包括位于所述第二间隔件的部分之间的第一间隔件的一部分的隔离结构；
在所述第一沟槽及所述第二沟槽内形成牺牲材料；
沿第一横向方向从所述第一沟槽及所述第二沟槽的相交点移除所述牺牲材料的部分以形成细长开口；
在所述细长开口中形成氧化物材料；
移除所述牺牲材料以形成支柱结构的图案；及
将所述支柱结构的所述图案转印到半导电材料以形成半导电支柱结构。
10.根据权利要求9所述的方法，其中形成沿第二方向延伸的第二沟槽包括形成所述第二沟槽以相对于所述第一沟槽成在从约70°到约90°的范围内的角度延伸。
11.根据权利要求9所述的方法，其中：
形成第一间隔件包括形成包括非晶硅的所述第一间隔件；及
形成第二间隔件包括形成包括二氧化硅的所述第二间隔件。
12.根据权利要求11所述的方法，其中形成牺牲材料包括形成包括氮化硅的所述牺牲材料。
13.根据权利要求9到12中任一权利要求所述的方法，其中在所述细长开口中形成氧化物材料包括用包括与所述第二间隔件基本上相同的材料组成的所述氧化物材料填充所述细长开口。
14.根据权利要求9到12中任一权利要求所述的方法，其中形成半导电支柱结构包括形成所述半导电支柱结构以包括位于存储节点接触区之间的数字线接触区。
15.一种形成微电子装置的方法，所述方法包括：
形成包括含硅材料及在所述含硅材料的侧上的氧化物材料的隔离结构，所述隔离结构通过沿第一方向延伸的第一沟槽及沿第二方向延伸的第二沟槽分开；
在所述第一沟槽及所述第二沟槽的至少一部分中形成牺牲材料；
在所述第一沟槽及所述第二沟槽的相交点处移除所述牺牲材料中的至少一些以形成细长开口；
用额外氧化物材料填充所述细长开口；
相对于所述氧化物材料及所述额外氧化物材料选择性地移除所述含硅材料及所述牺牲材料；
移除通过所述氧化物材料及所述额外氧化物材料的剩余部分暴露的半导电材料的部分以形成半导电支柱结构；及
在所述半导电支柱结构中的至少一者的末端部分上形成存储节点触点且在所述至少一个半导电支柱结构的中央部分上形成数字线触点。
16.根据权利要求15所述的方法，其中形成半导电支柱结构包括相对于所述中央部分成在从约30°到约60°的范围内的角度形成所述半导电支柱结构的所述末端部分。
17.根据权利要求15所述的方法，其进一步包括形成与所述数字线触点电连通的数字线，所述数字线相对于所述至少一个半导电支柱结构的所述末端部分成一定角度延伸。
18.根据权利要求17所述的方法，其进一步包括在所述数字线的侧上形成绝缘间隔件。
19.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置且包括至少一个微电子装置，所述至少一个微电子装置包括：
半导电支柱结构，每一半导电支柱结构包括电耦合到位线触点且位于电耦合到存储节点触点的末端部分之间的中央部分；及
字线，其相对于所述末端部分成一定角度定向且位于所述位线触点与所述存储节点触点之间并将所述位线触点及所述存储节点触点分开。
20.根据权利要求19所述的电子系统，其中所述角度在从约40°到约50°的范围内。
21.根据权利要求19所述的电子系统，其中所述角度是约41°。
22.根据权利要求19所述的电子系统，其中在第一半导电支柱结构的所述存储节点触点与邻近的第二半导电支柱结构的数字线触点之间沿与所述字线平行的方向的距离在从约10nm到约20nm的范围内。
23.根据权利要求19所述的电子系统，其中所述半导电支柱结构展现S形。
24.根据权利要求19到23中任一权利要求所述的电子系统，其进一步包括位线，所述位线电耦合到所述位线触点且相对于所述末端部分成另一角度定向。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11812603B2 (en) * 2020-08-13 2023-11-07 Micron Technology, Inc. Microelectronic devices including semiconductive pillar structures, and related electronic systems
US20220375942A1 (en) * 2021-05-18 2022-11-24 Micron Technology, Inc. Microelectronic devices including memory cell structures, and related methods and electronic systems

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253493B2 (en) * 2004-08-24 2007-08-07 Micron Technology, Inc. High density access transistor having increased channel width and methods of fabricating such devices
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9583381B2 (en) * 2013-06-14 2017-02-28 Micron Technology, Inc. Methods for forming semiconductor devices and semiconductor device structures
KR102053354B1 (ko) * 2013-07-17 2019-12-06 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자 및 그 제조 방법
US9564361B2 (en) 2013-09-13 2017-02-07 Qualcomm Incorporated Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
US9349737B2 (en) 2014-10-10 2016-05-24 Micron Technology, Inc. Passing access line structure in a memory device
US9754946B1 (en) * 2016-07-14 2017-09-05 Micron Technology, Inc. Methods of forming an elevationally extending conductor laterally between a pair of conductive lines
CN107634057B (zh) * 2017-10-30 2018-10-16 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
US10535378B1 (en) 2018-07-19 2020-01-14 Micron Technology, Inc. Integrated assemblies which include non-conductive-semiconductor-material and conductive-semiconductor-material, and methods of forming integrated assemblies
US10593678B1 (en) * 2018-08-24 2020-03-17 Micron Technology, Inc. Methods of forming semiconductor devices using aspect ratio dependent etching effects, and related semiconductor devices

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