CN114078747A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN114078747A CN114078747A CN202010815465.8A CN202010815465A CN114078747A CN 114078747 A CN114078747 A CN 114078747A CN 202010815465 A CN202010815465 A CN 202010815465A CN 114078747 A CN114078747 A CN 114078747A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- interlayer connection
- connection structure
- nth
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
Abstract
本申请提供半导体结构及其形成方法，所述结构包括：半导体衬底，所述半导体衬底表面形成有第一金属层；第一介质层以及贯穿所述第一介质层且连接所述第一金属层的第一层间连接结构，所述第一介质层位于所述第一金属层表面；以此类推，第n介质层以及贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，所述第n介质层位于第m介质层表面，其中，所述m为n‑1，所述n为大于等于二的整数。所述半导体结构中，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件中，经常需要使用通孔技术来电连接深埋在半导体器件内的有源器件，以便将所述有源器件与外部电源电连接。在一些层间介质层较厚的半导体器件中(尤其是高压器件)，由于目前的工艺很难实现超高深宽比沟槽的填充，不能采用通孔一次性电连接到位置较深的有源器件，因此会采用多层堆叠的通孔来实现有源器件的电连接。
然而，目前一些半导体器件中，由于所述多层堆叠的通孔之间采用金属层来电连接，导致金属材料使用量较大，影响层间介质层的结构稳定，降低了器件可靠性。因此，有必要提供更有效、更可靠的技术方案。
发明内容
本申请提供一种半导体结构及其形成方法，一方面可以降低成本，简化工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有第一金属层；在所述第一金属层表面形成第一介质层，在所述第一介质层中形成贯穿所述第一介质层且直接连接所述第一金属层的第一层间连接结构；以此类推，在第m介质层表面形成第n介质层，在所述第n介质层中形成贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，其中，所述m为n-1，所述n为大于等于二的整数。
在本申请的一些实施例中，所述第n层间连接结构与所述第m层间连接结构完全对准连接。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的厚度相同。
在本申请的一些实施例中，所述第一介质层的厚度为4微米至8微米。
在本申请的一些实施例中，所述第一层间连接结构的宽度为0.6微米至1.6微米。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米。
在本申请的一些实施例中，形成所述第n层间连接结构的方法包括：在所述第n介质层表面形成图案化的掩膜层，所述图案化的掩膜层定义第n沟槽的位置；以所述图案化的掩膜层为掩膜刻蚀所述第n介质层形成第n沟槽，所述第n沟槽完全暴露所述第m层间连接结构，且与所述第m层间连接结构完全对准；在所述第n沟槽中形成所述第n层间连接结构。
在本申请的一些实施例中，形成所述第n层间连接结构的工艺与形成所述第一层间连接结构的工艺相同。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底表面形成有第一金属层；第一介质层以及贯穿所述第一介质层且直接连接所述第一金属层的第一层间连接结构，所述第一介质层位于所述第一金属层表面；以此类推，第n介质层以及贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，所述第n介质层位于第m介质层表面，其中，所述m为n-1，所述n为大于等于二的整数。
在本申请的一些实施例中，所述第n层间连接结构与所述第m层间连接结构完全对准连接。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的厚度相同。
在本申请的一些实施例中，所述第一介质层的厚度为4微米至8微米。
在本申请的一些实施例中，所述第一层间连接结构的宽度为0.6微米至1.6微米。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米。
本申请所述的半导体结构及其形成方法，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的示意图。参考图1所示，所述半导体结构包括半导体衬底100，所述半导体衬底100上形成有第一金属层120。所述第一金属层120本身可以是需要电连接到外部的结构，例如电容器或存储器中的下极板等。所述第一金属层120也可以是为了将半导体衬底100中的有源器件(图中未示出)电连接到外部而设置的电连接所述有源器件的连接结构，例如源极和漏极表面的金属硅化物等。总而言之，所述第一金属层120需要被电连接到半导体结构外部。
参考图1，为了将所述第一金属层120电连接到半导体结构外部，设置了多层金属层和层间连接结构。所述第一金属层120表面形成有第一介质层121和贯穿所述第一介质层121并电连接所述第一金属层120的第一层间连接结构122。
所述第一介质层121表面形成有第二金属层130。所述第二金属层130表面形成有第二介质层131和贯穿所述第二介质层131并电连接所述第二金属层130的第二层间连接结构132。所述第二金属层130的目的是电连接相邻两层的第一层间连接结构122和第二层间连接结构132。
同样地，所述第二介质层131表面形成有第三金属层140。所述第三金属层140表面形成有第三介质层141和贯穿所述第三介质层141并电连接所述第三金属层140的第三层间连接结构142。所述第三金属层140的目的是电连接相邻两层的第二层间连接结构132和第三层间连接结构142。
最后，所述第三介质层141表面形成有第四金属层150。所述第四金属层150表面形成有第四介质层151和贯穿所述第四介质层151并电连接所述第四金属层150的金属焊垫152，所述金属焊垫152用于连接外部电源。所述第四金属层150的目的是电连接所述第三层间连接结构142和金属焊垫152。
图1所示的半导体结构中，使用了大量的金属层来电连接相邻两层的层间连接结构。而金属材料的应力可能会导致金属材料与介质层材料的界面处产生裂缝，影响介质层的强度，降低介质层的绝缘效果，降低器件可靠性。
针对上述问题，本申请提供一种半导体结构及其形成方法，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
图2至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。
本申请的实施例提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有第一金属层；在所述第一金属层表面形成第一介质层，在所述第一介质层中形成贯穿所述第一介质层且直接连接所述第一金属层的第一层间连接结构；以此类推，在第m介质层表面形成第n介质层，在所述第n介质层中形成贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，其中，所述m为n-1，所述n为大于等于二的整数。
本申请实施例所述的半导体结构的形成方法中，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第n层间连接结构与所述第m层间连接结构完全对准连接。所述第n层间连接结构与所述第m层间连接结构尽量完全对准连接，即所述第n层间连接结构与所述第m层间连接结构在垂直方向上的投影完全重合。这样一方面可以提高所述第n层间连接结构与所述第m层间连接结构之间的连接面积，提高导电性能；一方面减少所述第n层间连接结构与所述第m层间连接结构和介质层的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的厚度相同。为了简化工艺步骤，每层介质层的厚度都相同，这样可以使形成每层介质层的工艺参数相同。避免形成不同层介质层时还要重新更换工艺参数等。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米，例如为15微米、20微米或25微米等。所述第m介质层、第n介质层和第一介质层的组合为层间介质层。
在本申请的一些实施例中，形成所述第n层间连接结构的方法包括：在所述第n介质层表面形成图案化的掩膜层，所述图案化的掩膜层定义第n沟槽的位置；以所述图案化的掩膜层为掩膜刻蚀所述第n介质层形成第n沟槽，所述第n沟槽完全暴露所述第m层间连接结构，且与所述第m层间连接结构完全对准；在所述第n沟槽中形成所述第n层间连接结构。
在本申请的一些实施例中，形成所述第n层间连接结构的工艺与形成所述第一层间连接结构的工艺相同。为了尽可能使相邻两层介质层以及层间连接结构完全对准，在形成不同层的介质层以及层间连接结构时可以采用完全相同的工艺，包括工艺参数以及使用的材料和使用的所述掩膜层等。这样，不同层的介质层和层间连接结构都是采用同一套工艺复刻出来的，可以最大程度上保证不同层的统一性。
需要说明的是，所述半导体结构中可以形成有n层介质层以及n层层间连接结构，所述n为大于等于二的整数。例如，在一些实施例中，可以形成两层介质层以及两层层间连接结构；在另一些实施例中，也可以形成三层介质层以及三层层间连接结构；在其他实施例中，还可以形成四层介质层以及四层层间连接结构；或者可以形成五层介质层以及五层层间连接结构。所述介质层和层间连接结构的层数可以根据器件需要的介质层总厚度以及每层介质层的厚度来设计。
需要说明的是，下面本实施例仅以三层介质层和三层层间连接结构作为示例性实施例来说明本申请的技术方案，但这并不限制本申请的技术方案。
参考图2，提供半导体衬底200，所述半导体衬底200表面形成有第一金属层210。
在本申请的一些实施例中，所述半导体衬底200的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底200可以被掺杂(例如，P型衬底或N型衬底)。在本申请的一些实施例中，所述半导体衬底200可以掺杂有P型掺杂剂(例如，硼、铟、铝或镓)或N型掺杂剂(例如，磷或砷)。
在本申请的另一些实施例中，所述半导体衬底200中可以形成有有源器件(图中未示出)，例如源极和漏极等。
在本申请的一些实施例中，所述第一金属层210本身可以是需要电连接到外部的结构，例如电容器或存储器中的下极板等。在本申请的另一些实施例中，所述第一金属层210也可以是为了将半导体衬底200中的有源器件(图中未示出)电连接到外部而设置的电连接所述有源器件的连接结构，例如源极和漏极表面的金属硅化物等。总而言之，所述第一金属层210需要被电连接到所述半导体结构外部。
在本申请的一些实施例中，所述第一金属层210的材料包括铜、铝或钨等。
参考图3至图7，在所述第一金属层210表面形成第一介质层220，在所述第一介质层220中形成贯穿所述第一介质层220且连接所述第一金属层210的第一层间连接结构230。
参考图3，在所述第一金属层210表面形成第一介质层220。
在本申请的一些实施例中，形成所述第一介质层220的方法包括化学气相沉积工艺或物理气相沉积工艺等。
在本申请的一些实施例中，所述第一介质层220的材料包括氧化硅等。
在本申请的一些实施例中，所述第一介质层220的厚度为4微米至8微米，例如为5微米、6微米或7微米等。所述第一介质层220的厚度不能太小，否则需要形成的介质层的层数较多，降低工艺效率；所述第一介质层220的厚度也不能太大，否则会影响后续形成第一沟槽和第一层间连接结构时的刻蚀工艺和沉积工艺的效果。在实际工艺中，可以根据工艺来选择合适的单层介质层厚度。例如，如果当前的工艺形成高度为6微米的沟槽和层间连接结构的效果最好，那么就可以选择厚度为6微米的单层介质层。当然，也可以从其他角度来选择单层介质层的厚度，例如，在设定好介质层总厚度的情况下，为了提高工艺效率，可以适当增加单层介质层的厚度，以减少介质层的层数，简化工艺。
参考图4，在所述第一介质层220表面形成图案化的掩膜层221，所述图案化的掩膜层221定义第一沟槽的位置；参考图5，以所述图案化的掩膜层221为掩膜刻蚀所述第一介质层220形成第一沟槽222；参考图6，去除所述图案化的掩膜层221；参考图7，在所述第一沟槽222中形成所述第一层间连接结构230。
在本申请的一些实施例中，刻蚀所述第一介质层220的方法包括湿法刻蚀或干法刻蚀等。
在本申请的一些实施例中，形成所述第一层间连接结构230的方法包括化学气相沉积工艺或物理气相沉积工艺等。
在本申请的一些实施例中，所述第一层间连接结构230的宽度为0.6微米至1.6微米。为了尽量减少金属材料的使用，所述第一层间连接结构230的宽度越小越好，但也不能太小，以免影响第一沟槽的刻蚀以及填充。
在本申请的一些实施例中，所述第一层间连接结构230的材料包括铜、钨或钴，或者包含铜、钨或钴的复合结构以及包含铜、钨或钴的合金等。
参考图8，在第一介质层220表面形成第二介质层240，在所述第二介质层240中形成贯穿所述第二介质层240且电连接第一层间连接结构230的第二层间连接结构250。
所述第一层间连接结构230和所述第二层间连接结构250不再需要额外的金属层来实现电连接，而是直接连接在一起，一方面减少相关材料的使用，可以降低成本，减少了额外金属层的形成，简化了工艺，另一方面，减少了金属材料的应力对层间介质层的影响，可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第二层间连接结构250与所述第一层间连接结构230完全对准连接。所述第二层间连接结构250与所述第一层间连接结构230尽量完全对准连接，即所述第二层间连接结构250与所述第一层间连接结构230在垂直方向上的投影完全重合。这样一方面可以提高所述第二层间连接结构250与所述第一层间连接结构230之间的连接面积，提高导电性能；一方面减少所述第二层间连接结构250与所述第一层间连接结构230和所述第一介质层220和第二介质层240的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
在本申请的一些实施例中，形成所述第二层间连接结构250的工艺与形成所述第一层间连接结构230的工艺相同。为了尽可能使所述第一层间连接结构230和所述第二层间连接结构250对准，所述第二层间连接结构250的工艺与形成所述第一层间连接结构230的工艺完全相同，包括工艺参数以及使用的材料等。这样，所述第二层间连接结构250与所述第一层间连接结构230都是采用同一套工艺复刻出来的，可以最大程度上保证统一性。
参考图9，在第二介质层240表面形成第三介质层260，在所述第三介质层260中形成贯穿所述第三介质层260且电连接第二层间连接结构250的第三层间连接结构270。
所述第三层间连接结构270和所述第二层间连接结构250不再需要额外的金属层来实现电连接，而是直接连接在一起，一方面减少相关材料的使用，可以降低成本，减少了额外金属层的形成，简化了工艺，另一方面，减少了金属材料的应力对层间介质层的影响，可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第二层间连接结构250与所述第三层间连接结构270完全对准连接。所述第二层间连接结构250与所述第三层间连接结构270尽量完全对准连接，即所述第二层间连接结构250与所述第三层间连接结构270在垂直方向上的投影完全重合。这样一方面可以提高所述第二层间连接结构250与所述第三层间连接结构270之间的连接面积，提高导电性能；一方面减少所述第二层间连接结构250与所述第三层间连接结构270和所述第三介质层260和第二介质层240的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
在本申请的一些实施例中，形成所述第三层间连接结构270的工艺与形成所述第二层间连接结构250的工艺以及形成所述第一层间连接结构230的工艺都相同。为了尽可能使所述第一层间连接结构230和所述第二层间连接结构250以及所述第三层间连接结构270都能对准，形成所述第三层间连接结构270的工艺与形成所述第二层间连接结构250的工艺以及形成所述第一层间连接结构230的工艺都相同，包括工艺参数以及使用的材料等。这样，所述第三层间连接结构270与所述第二层间连接结构250以及所述第一层间连接结构230都是采用同一套工艺复刻出来的，可以最大程度上保证统一性。
在本申请的一些实施例中，所述第一介质层220、第二介质层240和第三介质层260的总厚度为10微米至30微米，例如为15微米、20微米或25微米等。所述第三介质层260、第二240介质层和第一介质层220的组合为层间介质层。
在本申请的一些实施例中，虽然在相邻的介质层中减少了金属层的使用，但是仍然可以保证半导体结构的总厚度与图1所示的半导体结构的总厚度相同，不会对半导体结构中其他部分的形成有任何影响。
在本实施例中，仅以三层介质层和三层层间连接结构作为示例性实施例来说明本申请的技术方案。并不表示对本申请的限制。在其他一些实施例中，也可以形成更多地介质层和层间连接结构。以上述三层介质层和层间连接结构的形成方法为示例类推，可以在后续的第m介质层表面形成第n介质层，在所述第n介质层中形成贯穿所述第n介质层且电连接第m层间连接结构的第n层间连接结构，其中，所述m为n-1，所述n为大于等于二的整数。
在本申请的一些实施例中，多层介质层的总厚度为10微米至30微米；单层介质层的厚度为4微米至8微米；所述n为2至5之间的整数。具体地，所述n的数值可以根据所述多层介质层的总厚度以及单层介质层的厚度来设计。例如，所述总厚度为15微米，所述单层介质层的厚度为5微米，则所述n为3；所述总厚度为20微米，所述单层介质层的厚度为5微米，则所述n为4。
参考图10，在所述第三介质层260表面形成第二金属层211；在所述第二金属层211表面形成第四介质层280以及贯穿所述第四介质层280并电连接所述第二金属层211的金属焊垫290。所述第二金属层211电连接所述金属焊垫290和所述第三层间连接结构270。
在本申请的一些实施例中，所述第二金属层211的材料包括铜、铝或钨等。
在本申请的一些实施例中，所述第四介质层280的材料包括氧化硅、氮化硅或氮氧化硅等。
在本申请的一些实施例中，所述金属焊垫290的材料包括铝或铜等。
本申请所述的半导体结构的形成方法，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
本申请的实施例还提供一种半导体结构，包括：半导体衬底，所述半导体衬底表面形成有第一金属层；第一介质层以及贯穿所述第一介质层且连接所述第一金属层的第一层间连接结构，所述第一介质层位于所述第一金属层表面；以此类推，第n介质层以及贯穿所述第n介质层且连接第m层间连接结构的第n层间连接结构，所述第n介质层位于第m介质层表面，其中，所述m为n-1，所述n为大于等于二的整数。
本申请实施例所述的半导体结构中，相邻两层层间连接结构直接连接在一起，不使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第n层间连接结构与所述第m层间连接结构完全对准连接。所述第n层间连接结构与所述第m层间连接结构尽量完全对准连接，即所述第n层间连接结构与所述第m层间连接结构在垂直方向上的投影完全重合。这样一方面可以提高所述第n层间连接结构与所述第m层间连接结构之间的连接面积，提高导电性能；一方面减少所述第n层间连接结构与所述第m层间连接结构和介质层的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的厚度相同。
在本申请的一些实施例中，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米，例如为15微米、20微米或25微米等。所述第m介质层、第n介质层和第一介质层的组合为层间介质层。
需要说明的是，所述半导体结构中可以形成有n层介质层以及n层层间连接结构，所述n为大于等于二的整数。例如，在一些实施例中，可以形成两层介质层以及两层层间连接结构；在另一些实施例中，也可以形成三层介质层以及三层层间连接结构；在其他实施例中，还可以形成四层介质层以及四层层间连接结构；或者可以形成五层介质层以及五层层间连接结构。所述介质层和层间连接结构的层数可以根据器件需要的介质层总厚度以及每层介质层的厚度来设计。
需要说明的是，下面本实施例仅以三层介质层和三层层间连接结构作为示例性实施例来说明本申请的技术方案，但这并不限制本申请的技术方案。
参考图10，所述半导体结构包括半导体衬底200，所述半导体衬底200表面形成有第一金属层210。
在本申请的一些实施例中，所述半导体衬底200的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iV)上述的组合。此外，所述半导体衬底200可以被掺杂(例如，P型衬底或N型衬底)。在本申请的一些实施例中，所述半导体衬底200可以掺杂有P型掺杂剂(例如，硼、铟、铝或镓)或N型掺杂剂(例如，磷或砷)。
在本申请的另一些实施例中，所述半导体衬底200中可以形成有有源器件(图中未示出)，例如源极和漏极等。
在本申请的一些实施例中，所述第一金属层210本身可以是需要电连接到外部的结构，例如电容器或存储器中的下极板等。在本申请的另一些实施例中，所述第一金属层210也可以是为了将半导体衬底200中的有源器件(图中未示出)电连接到外部而设置的电连接所述有源器件的连接结构，例如源极和漏极表面的金属硅化物等。总而言之，所述第一金属层210是一个需要被电连接到所述半导体结构外部的结构。
在本申请的一些实施例中，所述第一金属层210的材料包括铜、铝或钨等。
继续参考图10，在所述第一金属层210表面形成有第一介质层220，在所述第一介质层220中形成有贯穿所述第一介质层220且连接所述第一金属层210的第一层间连接结构230。
在本申请的一些实施例中，所述第一介质层220的材料包括氧化硅等。
在本申请的一些实施例中，所述第一介质层220的厚度为4微米至8微米，例如为5微米、6微米或7微米等。所述第一介质层220的厚度不能太小，否则需要形成的介质层的层数较多，降低工艺效率；所述第一介质层220的厚度也不能太大，否则会影响后续形成第一沟槽和第一层间连接结构时的刻蚀工艺和沉积工艺的效果。在实际工艺中，可以根据需要来选择合适的单层介质层厚度。例如，在设定好介质层总厚度的情况下，为了提高工艺效率，可以适当增加单层介质层的厚度，以减少介质层的层数，简化工艺。
在本申请的一些实施例中，所述第一层间连接结构230的宽度为0.6微米至1.6微米。为了尽量减少金属材料的使用，所述第一层间连接结构230的宽度越小越好，但也不能太小，以免影响第一沟槽的刻蚀以及填充。
在本申请的一些实施例中，所述第一层间连接结构230的材料包括铜、钨或钴，或者包含铜、钨或钴的复合结构以及包含铜、钨或钴的合金等。
继续参考图10，在第一介质层220表面形成有第二介质层240，在所述第二介质层240中形成有贯穿所述第二介质层240且电连接第一层间连接结构230的第二层间连接结构250。
所述第一层间连接结构230和所述第二层间连接结构250不再需要额外的金属层来实现电连接，而是直接连接在一起，一方面减少相关材料的使用，可以降低成本，减少了额外金属层的形成，简化了工艺，另一方面，减少了金属材料的应力对层间介质层的影响，可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第二层间连接结构250与所述第一层间连接结构230完全对准连接。所述第二层间连接结构250与所述第一层间连接结构230尽量完全对准连接，即所述第二层间连接结构250与所述第一层间连接结构230在垂直方向上的投影完全重合。这样一方面可以提高所述第二层间连接结构250与所述第一层间连接结构230之间的连接面积，提高导电性能；一方面减少所述第二层间连接结构250与所述第一层间连接结构230和所述第一介质层220和第二介质层240的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
为了尽可能使所述第一层间连接结构230和所述第二层间连接结构250对准，所述第二层间连接结构250的形成工艺与所述第一层间连接结构230的形成工艺完全相同，包括工艺参数以及使用的材料等。这样，所述第二层间连接结构250与所述第一层间连接结构230都是采用同一套工艺复刻出来的，可以最大程度上保证统一性。
继续参考图10，在第二介质层240表面形成有第三介质层260，在所述第三介质层260中形成贯穿有所述第三介质层260且电连接第二层间连接结构250的第三层间连接结构270。
所述第三层间连接结构270和所述第二层间连接结构250不再需要额外的金属层来实现电连接，而是直接连接在一起，一方面减少相关材料的使用，可以降低成本，减少了额外金属层的形成，简化了工艺，另一方面，减少了金属材料的应力对层间介质层的影响，可提高层间介质层的结构稳定性，从提高器件可靠性。
在本申请的一些实施例中，所述第二层间连接结构250与所述第三层间连接结构270完全对准连接。所述第二层间连接结构250与所述第三层间连接结构270尽量完全对准连接，即所述第二层间连接结构250与所述第三层间连接结构270在垂直方向上的投影完全重合。这样一方面可以提高所述第二层间连接结构250与所述第三层间连接结构270之间的连接面积，提高导电性能；一方面减少所述第二层间连接结构250与所述第三层间连接结构270和所述第三介质层260和第二介质层240的接触面积，减少金属材料的应力对介质层的影响，避免形成裂缝，提高器件可靠性。
为了尽可能使所述第一层间连接结构230和所述第二层间连接结构250以及所述第三层间连接结构270都能对准，形成所述第三层间连接结构270的工艺与形成所述第二层间连接结构250的工艺以及形成所述第一层间连接结构230的工艺都相同，包括工艺参数以及使用的材料等。这样，所述第三层间连接结构270与所述第二层间连接结构250以及所述第一层间连接结构230都是采用同一套工艺复刻出来的，可以最大程度上保证统一性。
在本申请的一些实施例中，所述第一介质层220、第二介质层240和第三介质层260的总厚度为10微米至30微米，例如为15微米、20微米或25微米等。所述第三介质层260、第二240介质层和第一介质层220的组合为层间介质层。
在本申请的一些实施例中，虽然在相邻的介质层中减少了金属层的使用，但是仍然可以保证半导体结构的总厚度与图1所示的半导体结构的总厚度相同，不会对半导体结构中其他部分的形成有任何影响。
在本实施例中，仅以三层介质层和三层层间连接结构作为示例性实施例来说明本申请的技术方案。并不表示对本申请的限制。在其他一些实施例中，也可以形成更多地介质层和层间连接结构。以上述三层介质层和层间连接结构的形成方法为示例类推，在后续的第m介质层表面可以形成有第n介质层，在所述第n介质层中可以形成有贯穿所述第n介质层且电连接第m层间连接结构的第n层间连接结构，其中，所述m为n-1，所述n为大于等于二的整数。
在本申请的一些实施例中，多层介质层的总厚度为10微米至30微米；单层介质层的厚度为4微米至8微米；所述n为2至5之间的整数。具体地，所述n的数值可以根据所述多层介质层的总厚度以及单层介质层的厚度来设计。例如，所述总厚度为15微米，所述单层介质层的厚度为5微米，则所述n为3；所述总厚度为20微米，所述单层介质层的厚度为5微米，则所述n为4。
继续参考图10，在所述第三介质层260表面形成有第二金属层211；在所述第二金属层211表面有形成第四介质层280以及贯穿所述第四介质层280并电连接所述第二金属层211的金属焊垫290。所述第二金属层211电连接所述金属焊垫290和所述第三层间连接结构270。
在本申请的一些实施例中，所述第二金属层211的材料包括铜、铝或钨等。
在本申请的一些实施例中，所述第四介质层280的材料包括氧化硅、氮化硅或氮氧化硅等。
在本申请的一些实施例中，所述金属焊垫290的材料包括铝或铜等。
本申请所述的半导体结构，相邻两层层间连接结构直接连接在一起，不需要使用额外的金属层来电连接，一方面减少相关材料的使用，可以降低成本，减少了金属层的形成，简化了工艺，另一方面可提高层间介质层的结构稳定性，从提高器件可靠性。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。
还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有第一金属层；
在所述第一金属层表面形成第一介质层，在所述第一介质层中形成贯穿所述第一介质层且直接连接所述第一金属层的第一层间连接结构；
以此类推，在第m介质层表面形成第n介质层，在所述第n介质层中形成贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，其中，所述m为n-1，所述n为大于等于二的整数。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第n层间连接结构与所述第m层间连接结构完全对准连接。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述第m介质层、第n介质层和第一介质层的厚度相同。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述第一介质层的厚度为4微米至8微米。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一层间连接结构的宽度为0.6微米至1.6微米。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米。
7.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第n层间连接结构的方法包括：
在所述第n介质层表面形成图案化的掩膜层，所述图案化的掩膜层定义第n沟槽的位置；
以所述图案化的掩膜层为掩膜刻蚀所述第n介质层形成第n沟槽，所述第n沟槽完全暴露所述第m层间连接结构，且与所述第m层间连接结构完全对准；
在所述第n沟槽中形成所述第n层间连接结构。
8.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第n层间连接结构的工艺与形成所述第一层间连接结构的工艺相同。
9.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底表面形成有第一金属层；
第一介质层以及贯穿所述第一介质层且直接连接所述第一金属层的第一层间连接结构，所述第一介质层位于所述第一金属层表面；
以此类推，第n介质层以及贯穿所述第n介质层且直接连接第m层间连接结构的第n层间连接结构，所述第n介质层位于第m介质层表面，其中，所述m为n-1，所述n为大于等于二的整数。
10.如权利要求9所述的半导体结构，其特征在于，所述第n层间连接结构与所述第m层间连接结构完全对准连接。
11.如权利要求9所述的半导体结构，其特征在于，所述第m介质层、第n介质层和第一介质层的厚度相同。
12.如权利要求11所述的半导体结构，其特征在于，所述第一介质层的厚度为4微米至8微米。
13.如权利要求9所述的半导体结构，其特征在于，所述第一层间连接结构的宽度为0.6微米至1.6微米。
14.如权利要求9所述的半导体结构，其特征在于，所述第m介质层、第n介质层和第一介质层的总厚度为10微米至30微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815465.8A CN114078747A (zh) | 2020-08-14 | 2020-08-14 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815465.8A CN114078747A (zh) | 2020-08-14 | 2020-08-14 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114078747A true CN114078747A (zh) | 2022-02-22 |
Family
ID=80280415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010815465.8A Pending CN114078747A (zh) | 2020-08-14 | 2020-08-14 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114078747A (zh) |
-
2020
- 2020-08-14 CN CN202010815465.8A patent/CN114078747A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3123510B1 (en) | Capacitor structure | |
| US9252079B2 (en) | Substrate, method of fabricating the same, and application the same | |
| TW571445B (en) | Schottky rectifier and method for forming same | |
| US8592883B2 (en) | Semiconductor structure and method for making same | |
| US7700405B2 (en) | Microelectronic assembly with improved isolation voltage performance and a method for forming the same | |
| US10529797B2 (en) | Semiconductor device having a deep-trench capacitor including void and fabricating method thereof | |
| JP2009117715A (ja) | 半導体装置及びその製造方法 | |
| KR20200050405A (ko) | 자기 정렬 비아를 형성하는 방법 | |
| KR20080073313A (ko) | 반도체 장치 및 그 제조 방법 | |
| US9412681B2 (en) | Interposer device | |
| US20090166795A1 (en) | Schottky diode of semiconductor device and method for manufacturing the same | |
| US9406543B2 (en) | Semiconductor power devices and methods of manufacturing the same | |
| US9147641B2 (en) | Semiconductor device | |
| JP2022500878A (ja) | 半導体の垂直ショットキーダイオード及びその製造方法 | |
| US20230377945A1 (en) | Semiconductor feature and method for manufacturing the same | |
| US20180248035A1 (en) | Vertical semiconductor device | |
| CN114078747A (zh) | 半导体结构及其形成方法 | |
| CN113517338B (zh) | 半导体结构及其形成方法 | |
| CN113540216B (zh) | 半导体结构及其形成方法 | |
| US10297662B2 (en) | Dielectrically isolated semiconductor device and method for manufacturing the same | |
| US9991230B2 (en) | Integrated circuits and methods for fabricating integrated circuits and electrical interconnects for III-V semiconductor devices | |
| CN110416302B (zh) | 一种半导体器件及其制造方法 | |
| CN114026700B (zh) | 具有回流金属间电介质层的功率半导体器件 | |
| CN116013846A (zh) | 半导体结构及其形成方法 | |
| CN208315547U (zh) | 基于bjt的集成电路抗静电转接板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |