CN114072922A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置的半导体衬底的终端区域具有p型的多个保护环和多个第1扩散区域。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个保护环各自的宽度比对应的上述第1扩散区域的宽度小。

Description

半导体装置及其制造方法
关联申请的相互参照
本申请基于2019年7月8日提出的日本专利申请第2019－126893主张优先权，这里引用其全部内容。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
日本特开2015－65238号公报公开了在半导体衬底的终端区域中设有p型的多个保护环和p型的多个扩散区域的半导体装置。多个保护环分别设于在半导体衬底的表面露出的位置，以将元件区域的周围环绕一圈的方式配置。多个扩散区域分别在半导体衬底的厚度方向上从保护环离开而设置，以将元件区域的周围环绕一圈的方式配置。
当半导体装置截止时，耗尽层从元件区域朝向终端区域扩展。耗尽层一边经过多个保护环和多个扩散区域一边朝向终端区域的外周侧及深部侧扩展。通过设置多个保护环和多个扩散区域，从元件区域扩展的耗尽层朝向终端区域的外周侧及深部侧较大地扩展，能够提高半导体装置的耐压。
发明内容
发明要解决的课题
在这种半导体装置中，希望半导体衬底的终端区域的高耐压化。本说明书提供半导体衬底的终端区域被高耐压化的半导体装置及其制造方法。
用来解决课题的手段
本说明书公开的半导体装置能够具备：半导体衬底；第1电极，设在上述半导体衬底的第1主面上；以及第2电极，设在上述半导体衬底的与上述第1主面相反侧的第2主面上。上述半导体衬底能够具有：元件区域，形成有开关元件构造；以及终端区域，位于上述元件区域的周围。上述终端区域能够具有：多个p型的保护环，设于在上述半导体衬底的上述第1主面露出的位置；以及多个p型的第1扩散区域，设于距上述半导体衬底的上述第1主面为第1深度的位置。上述多个保护环分别将上述元件区域的周围环绕一圈。上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度大。
在上述半导体装置中，上述第1扩散区域的宽度比上述保护环的宽度大。因此，相邻的上述第1扩散区域间的距离比相邻的上述保护环间的距离小。若以这样的窄间隔设置上述第1扩散区域，则当上述半导体装置截止时从上述元件区域朝向上述终端区域扩展的耗尽层能够朝向上述终端区域的外周侧及深部侧较大地扩展。在上述半导体装置中，上述半导体衬底的上述终端区域被高耐压化。
本说明书公开的半导体装置的制造方法能够具备半导体衬底准备工序、掩模成膜工序、保护环形成工序和第1扩散区域形成工序。在上述半导体衬底准备工序中，准备具有用来形成开关元件构造的元件区域和位于上述元件区域的周围的终端区域的半导体衬底。在上述掩模成膜工序中，在上述半导体衬底的一个主面上使掩模成膜。在上述掩模的与上述终端区域对应的位置的一部分形成有多个开口。在上述保护环形成工序中，隔着上述掩模注入p型杂质，将多个p型的保护环形成于在上述半导体衬底的上述一个主面露出的位置。在第1扩散区域形成工序中，隔着上述掩模注入p型杂质，将多个p型的第1扩散区域形成于距上述半导体衬底的上述一个主面为第1深度的位置。上述多个保护环分别将上述元件区域的周围环绕一圈。上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度小。
根据上述制造方法，能够使用共通的上述掩模形成上述多个保护环和上述多个第1扩散区域。根据上述制造方法，能够以低成本制造上述半导体衬底的上述终端区域被高耐压化的上述半导体装置。
附图说明
图1示意地表示本实施方式的半导体装置的平面图。
图2示意地表示本实施方式的半导体装置的主要部分剖视图(图1的II－II线的剖视图)。
图3示意地表示1个保护环和1个第1扩散区域的组的主要部分放大剖视图。
图4表示从半导体衬底的表面到规定深度的沿着深度方向的p型杂质的浓度分布。
图5示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图6示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图7示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图8示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图9示意地表示本实施方式的变形例的半导体装置的主要部分剖视图。
具体实施方式
如图1及图2所示，半导体装置1具备半导体衬底10、将半导体衬底10的表面10A上的一部分覆盖的源极电极22、将半导体衬底10的表面10A上的一部分覆盖的层间绝缘膜24、将半导体衬底10的背面10B上的整面覆盖的漏极电极26、以及多个沟槽型绝缘栅极30。本实施方式的半导体装置1是纵型MOSFET，被用作电力半导体装置。另外，如图2所示，在半导体衬底10的表面10A上设有源极电极22和层间绝缘膜24，但在图1中将这些构成要素省略而图示。
半导体衬底10是SiC衬底，具有元件区域101和终端区域102。如图1所示，元件区域101当从与半导体衬底10的表面10A正交的方向(Z方向)观察时(以下称作“对半导体衬底10进行平面观察时”)配置在半导体衬底10的中央部，作为形成开关元件构造(在该例中是MOSFET构造)的范围而被划分在半导体衬底10内。终端区域102在对半导体衬底10进行平面观察时配置在半导体衬底10的周边部且元件区域101的周围，作为形成终端耐压构造(在该例中是后述的多个保护环16和多个第1扩散区域17)的范围而被划分在半导体衬底10内。
如图2所示，半导体衬底10具有n+型的漏极区域11、n－型的漂移区域12、p－型的体(body)区域13、n+型的多个源极区域14、p+型的多个体接触区域15、p+型的多个保护环16及p－型的多个第1扩散区域17。另外，在该实施方式中，例示了保护环16由4个保护环16a、16b、16c、16d构成的情况，但也可以由与其不同的个数构成。同样，第1扩散区域17也例示了由4个第1扩散区域17a、17b、17c、17d构成的情况，但也可以由与其不同的个数构成。体区域13、多个源极区域14及多个体接触区域15选择性地形成在元件区域101中。多个保护环16及多个第1扩散区域17选择性地形成在终端区域102中。这样，在该实施方式中，由体区域13的周缘部划定元件区域101和终端区域102的边界。
漏极区域11在元件区域101及终端区域102的两者中被配置在半导体衬底10的里层部，设于在半导体衬底10的背面10B露出的位置。漏极区域11与覆盖在半导体衬底10的背面10B上的漏极电极26欧姆接触。
漂移区域12在元件区域101及终端区域102的两者中设在漏极区域11上。漂移区域12利用外延生长技术从漏极区域11的表面结晶生长而形成。
体区域13在元件区域101中配置在漂移区域12上，设在半导体衬底10的表层部。体区域13利用离子注入技术向半导体衬底10的表层部导入p型杂质(例如铝或硼等)而形成。
源极区域14在元件区域101中配置在体区域13上，设于在半导体衬底10的表面10A露出的位置。源极区域14被体区域13从漂移区域12隔开。源极区域14与覆盖在半导体衬底10的表面10A上的源极电极22欧姆接触。源极区域14利用离子注入技术向半导体衬底10的表层部导入n型杂质(例如氮等)而形成。
体接触区域15在元件区域101中配置在体区域13上，设于在半导体衬底10的表面10A露出的位置。体接触区域15与覆盖在半导体衬底10的表面10A上的源极电极22欧姆接触。体接触区域15利用离子注入技术向半导体衬底10的表层部导入p型杂质(例如铝或硼等)而形成。
如图1所示，在与元件区域101对应的范围的半导体衬底10的表面10A，形成有在对半导体衬底10进行平面观察时以条状配置的多个沟槽型绝缘栅极30。多个沟槽型绝缘栅极30分别沿一个方向(Y方向)延伸。如图2所示，沟槽型绝缘栅极30具有氧化硅的栅极绝缘膜32及多晶硅的栅极电极34。栅极电极34隔着栅极绝缘膜32而与将漂移区域12和源极区域14隔开的部分的体区域13对置。由此，将漂移区域12与源极区域14隔开的部分的体区域13能够作为沟道区域发挥功能。
这样，在半导体衬底10的元件区域101中，形成有由漏极区域11、漂移区域12、体区域13、源极区域14、体接触区域和沟槽型绝缘栅极30构成的MOSFET构造。另一方面，在半导体衬底10的终端区域102中，形成有由多个保护环16和多个第1扩散区域17构成的终端耐压构造。
多个保护环16在终端区域102中配置在漂移区域12上，设于在半导体衬底10的表面10A露出的位置。如图1所示，多个保护环16分别以将元件区域101的周围环绕一圈的方式设置，是与其他保护环同心的相似形状。这样，以从终端区域102的内周侧朝向外周侧反复呈现各个保护环的方式布局多个保护环16。
多个第1扩散区域17在终端区域102中配置在漂移区域12内，并配置在距半导体衬底10的表面10A为规定深度17D的面内。这里，将形成多个第1扩散区域17的深度17D定义为第1扩散区域17中包含的p型杂质的峰值浓度所在的深度。形成多个第1扩散区域17的深度17D是比沟槽型绝缘栅极30的底面深的位置。在该例中，多个第1扩散区域17各自的上端也是比沟槽型绝缘栅极30的底面深的位置。
在对半导体衬底10进行平面观察时，与多个保护环16的1个对应而配置有多个第1扩散区域17的1个。即，在1个保护环16的下方配置有1个第1扩散区域17。具体而言，在保护环16a的下方配置有第1扩散区域17a，在保护环16b的下方配置有第1扩散区域17b，在保护环16c的下方配置有第1扩散区域17c，在保护环16d的下方配置有第1扩散区域17d。因而，多个第1扩散区域17分别也与保护环16同样，以将元件区域101的周围环绕一圈的方式设置，是与其他第1扩散区域17同心的相似形状。这样，以从终端区域102的内周侧朝向外周侧反复呈现各个第1扩散区域17的方式布局多个第1扩散区域17。
在图3中表示保护环16和第1扩散区域17的组的主要部分放大剖视图。在图4中表示从半导体衬底10的表面10A到规定深度的沿着深度方向的p型杂质的浓度分布。图4的浓度分布是沿着深度方向经过保护环16的宽度方向的中心和第1扩散区域17的宽度方向的中心的线上的浓度分布。这里，将多个保护环16及多个第1扩散区域17反复呈现的方向(从终端区域102的内周侧朝向外周侧的方向)设为宽度方向。在该例中，X方向是宽度方向。
如上述那样，与多个保护环16的1个对应而配置有多个第1扩散区域17的1个。更具体地讲，在半导体衬底10的厚度方向(Z方向)上，以保护环16的宽度方向的中心与第1扩散区域17的宽度方向的中心一致的方式，在1个保护环16的下方配置有1个第1扩散区域17。此外，保护环16的宽度方向的宽度16W比第1扩散区域17的宽度方向的宽度17W小。因而，在对半导体衬底10进行平面观察时，保护环16位于第1扩散区域17内。
如图4所示保护环16构成为，p型杂质的峰值位于半导体衬底10的表面10A。作为一例，保护环16的p型杂质的峰值浓度为约4×1017cm－3。此外，作为一例，保护环16从半导体衬底10的表面10A形成到约0.5μm的深度，其厚度16T(参照图3)为约0.5μm。
如图4所示，作为一例，第1扩散区域17构成为，p型杂质的峰值位于距半导体衬底10的表面10A为约1.4μm的深度。作为一例，第1扩散区域17的p型杂质的峰值浓度为约2.5×1017cm－3。此外，作为一例，第1扩散区域17从约1.0μm形成到约1.8μm的深度，其厚度17T(参照图3)为约0.8μm。
如图4所示，保护环16和第1扩散区域17沿着半导体衬底10的厚度方向离开而配置。此外，第1扩散区域17的p型杂质的浓度比保护环16的p型杂质的浓度低。
接着，对半导体装置1的动作进行说明。在半导体装置1动作时，对漏极电极26施加比源极电极22高的电位。若对栅极电极34施加比阈值高的电位，则在与栅极绝缘膜32相接的范围的体区域13中形成沟道。于是，电子从源极电极22经由源极区域14、沟道、漂移区域12及漏极区域11向漏极电极26流动。另一方面，若使栅极电极34的电位降低到阈值以下，则沟道消失，电子的流动停止。这样，半导体装置1能够基于栅极电极34的电位来控制在源极电极22与漏极电极26之间流动的电流。
若半导体装置1截止，则耗尽层从漂移区域12与体区域13的pn结面扩展到漂移区域12内。在元件区域101的漂移区域12中，耗尽层从表面10A侧朝向背面10B侧扩展。在终端区域102的漂移区域12中，耗尽层从内周侧朝向外周侧扩展。若从元件区域101延伸的耗尽层到达最内周侧的保护环16a及第1扩散区域17a，则耗尽层从该保护环16a及第1扩散区域17a进一步朝向外周侧延伸。若从最内周侧的保护环16a及第1扩散区域17a延伸的耗尽层到达从内周侧起第2个保护环16b及第1扩散区域17b，则耗尽层从该保护环16b及第1扩散区域17b进一步向外周侧延伸。这样，在终端区域102中，耗尽层一边经过多个保护环16及多个第1扩散区域17一边向外周侧延伸。即，各保护环16及第1扩散区域17能够促进从元件区域101扩展的耗尽层朝向终端区域102的外周侧及深部侧较大地扩展，使半导体装置1的耐压提高。
特别是，在半导体装置1中，第1扩散区域17的宽度17W比对应的保护环16的宽度16W大。因此，存在于相邻的第1扩散区域17间的漂移区域12的宽度比较窄。这样，通过以较窄的间隔设置第1扩散区域17，当半导体装置1截止时，存在于相邻的第1扩散区域17间的漂移区域12被完全耗尽化。进而，在半导体装置1中，第1扩散区域17的p型杂质的浓度比保护环16的p型杂质的浓度低。这样，通过设置p型杂质的浓度低的第1扩散区域17，当半导体装置1截止时，多个第1扩散区域17被完全耗尽化。因而，在半导体装置1截止时，存在于相邻的第1扩散区域17间的漂移区域12完全耗尽化，并且多个第1扩散区域17能够完全耗尽化，多个第1扩散区域17所存在的深度的区域在大范围中完全耗尽化。由此，半导体衬底10的终端区域102的电场集中被缓和，半导体装置1的耐压提高。
此外，如后述那样，多个保护环16和多个第1扩散区域17使用共通的掩模形成。因此，半导体装置1能够评价为具有高耐压且能够以低成本制造的构造。
接着，对半导体装置1的制造方法进行说明。另外，该制造方法在多个保护环16和多个第1扩散区域17的形成工序上具有特征，所以以下对多个保护环16和多个第1扩散区域17的形成工序进行说明，其他工序省略说明。
首先，如图5所示，准备n型的半导体衬底10(半导体衬底准备工序)。半导体衬底10利用外延生长技术从漏极区域11的表面使漂移区域12结晶生长而形成。另外，在该例中，没有图示元件区域101的表面构造，但元件区域101的表面构造也可以在以下的工序之前形成。
接着，如图6所示，在半导体衬底10的表面10A上成膜离子注入用的掩模42(例如氧化膜或抗蚀剂等)(掩模成膜工序)。在掩模42的与多个保护环16及多个第1扩散区域17对应的位置形成有开口部42a。
接着，如图7所示，利用离子注入技术，经过掩模42的开口部42a向半导体衬底10内注入p型杂质(例如铝或硼等)。一边变更p型杂质的注入能量(即杂质的注入深度)，一边向与多个保护环16的形成位置对应的半导体衬底10的表面附近以及与多个第1扩散区域17的形成位置对应的半导体衬底10的内部注入p型杂质。特别是，通过使注入能量为1200KeV以上，能够向多个第1扩散区域17的形成位置(距半导体衬底10的表面为1.4μm以上)注入p型杂质。
接着，如图8所示，利用退火技术，使注入的p型杂质活化，形成多个保护环16和多个第1扩散区域17(保护环形成工序，第1扩散区域形成工序)。为了形成多个第1扩散区域17而注入的p型杂质由于被注入到半导体衬底10的较深位置，所以通过注入时的发散而比较大范围地被注入。因此，多个第1扩散区域17各自的宽度分别比对应的保护环16宽。经过这些工序，能够形成多个保护环16和多个第1扩散区域17。
这样，根据上述制造方法，能够使用共通的掩模42形成多个保护环16和多个第1扩散区域17。根据上述制造方法，能够以低成本制造半导体装置1。
在图9中表示变形例的半导体装置2。半导体装置2与图2的半导体装置1对比，其特征在于还具备多个第2扩散区域18。这样，半导体装置2的特征在于具备多个第1扩散区域17和多个第2扩散区域18的两级扩散区域。另外，在该实施方式中，例示了第2扩散区域18由4个第2扩散区域18a、18b、18c、18d构成的情况，但也可以由与其不同的个数构成。
多个第2扩散区域18在终端区域102中配置在漂移区域12内，并配置在比多个第1扩散区域17深的位置。这里，关于形成多个第2扩散区域18的深度的定义，与第1扩散区域17是同样的。多个第2扩散区域18分别从对应的第1扩散区域17离开而配置。此外，第2扩散区域18的p型杂质的浓度比保护环16的p型杂质的浓度低。另外，第2扩散区域18的p型杂质的浓度可以与对应的第1扩散区域17的p型杂质的浓度相同也可以比其低或高。
在对半导体衬底10进行平面观察时，与多个保护环16的1个对应而配置有多个第2扩散区域18的1个。即，在1个保护环16的下方配置有1个第2扩散区域18。具体而言，在保护环16a的下方配置有第2扩散区域18a，在保护环16b的下方配置有第2扩散区域18b，在保护环16c的下方配置有第2扩散区域18c，在保护环16d的下方配置有第2扩散区域18d。因而，多个第2扩散区域18分别也与保护环16及第1扩散区域17同样，以将元件区域101的周围环绕一圈的方式设置，是与其他第2扩散区域18同心的相似形状。这样，以从终端区域102的内周侧朝向外周侧反复呈现各个第2扩散区域18的方式布局多个第2扩散区域18。
如上述那样，与多个保护环16的1个对应而配置有多个第2扩散区域18的1个。更具体地讲，在半导体衬底10的厚度方向(Z方向)上，以保护环16的宽度方向的中心与第2扩散区域18的宽度方向的中心一致的方式，在1个保护环16的下方配置有1个第2扩散区域18。此外，多个第2扩散区域18各自的宽度方向的宽度比对应的保护环16的宽度方向的宽度大。另外，多个第2扩散区域18各自的宽度方向的宽度可以与对应的第1扩散区域17的宽度方向的宽度相同也可以比其大或小。
在半导体装置2中，通过设有多个第2扩散区域18，能够促进从元件区域101扩展的耗尽层朝向终端区域102的外周侧及深部侧更大地扩展，使半导体装置2的耐压提高。另外，半导体装置2由多个第1扩散区域17和多个第2扩散区域18的两级扩散区域构成，但也可以由更多级数的扩散区域构成。
此外，多个第2扩散区域18能够与多个保护环16和多个第1扩散区域17同时形成。即，在图7所示的p型杂质的离子注入时，变更p型杂质的注入能量，向与多个第2扩散区域18的形成位置对应的半导体衬底10的内部注入p型杂质即可。这样，将多个保护环16、多个第1扩散区域17和多个第2扩散区域18使用共通的掩模42形成。因此，半导体装置2能够评价为具有高耐压且能够以低成本制造的构造。
以下列出本说明书公开的技术要素。另外，以下的各技术要素分别独立地发挥作用。
本说明书公开的半导体装置能够具备：半导体衬底；第1电极，设在上述半导体衬底的第1主面上；以及第2电极，设在上述半导体衬底的与上述第1主面相反侧的第2主面上。上述半导体衬底的材料没有特别限定，例如可以是SiC衬底。上述半导体衬底能够具有：元件区域，形成有开关元件构造；以及终端区域，位于上述元件区域的周围。这里，作为上述开关元件构造，可以采用各种各样的种类。作为上述开关元件构造，例如例示MOSFET构造、IGBT构造。上述终端区域能够具有：多个p型的保护环，设于在上述半导体衬底的上述第1主面露出的位置；以及多个p型的第1扩散区域，设在距上述半导体衬底的上述第1主面为第1深度的位置。上述多个保护环分别将上述元件区域的周围环绕一圈。上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度大。
在上述半导体装置中，可以是，上述多个第1扩散区域的p型杂质的浓度比上述多个保护环的p型杂质浓度低。由此，在上述半导体装置截止时，上述多个第1扩散区域能够良好地耗尽化。
在上述半导体装置中，可以是，上述开关元件构造具有设于上述半导体衬底的上述第1主面的沟槽型绝缘栅极。该情况下，可以是，上述第1深度比上述沟槽型绝缘栅极的底面深。
在上述半导体装置中，可以是，上述终端区域还具有p型的多个第2扩散区域。上述多个第2扩散区域设在距上述半导体衬底的上述第1主面为比上述第1深度深的第2深度的位置。上述多个第2扩散区域分别在上述半导体衬底的厚度方向上从上述第1扩散区域离开并将上述元件区域的周围环绕一圈。该情况下，在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第2扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第2扩散区域内。上述多个第2扩散区域各自的宽度比对应的上述保护环的宽度大。在该半导体装置中，能够将上述半导体衬底的上述终端区域进一步高耐压化。
在上述半导体装置中，可以是，上述多个第2扩散区域的p型杂质的浓度比上述多个保护环的p型杂质的浓度低。由此，在上述半导体装置截止时，上述多个第2扩散区域能够良好地耗尽化。
本说明书公开的半导体装置的制造方法能够具备半导体衬底准备工序、掩模成膜工序、保护环形成工序和第1扩散区域形成工序。上述半导体衬底的材料没有特别限定，例如可以是SiC衬底。在上述半导体衬底准备工序中，准备具有用来形成开关元件构造的元件区域和位于上述元件区域的周围的终端区域的半导体衬底。这里，作为开关元件构造，可以采用各种各样的种类。作为开关元件构造，例如例示MOSFET构造、IGBT构造。此外，可以在上述半导体衬底准备工序的阶段在上述元件区域中形成有上述开关元件构造，也可以在经过以下的各工序后在上述元件区域中形成有上述开关元件构造。在上述掩模成膜工序中，在上述半导体衬底的一个主面上使掩模成膜。在上述掩模的与上述终端区域对应的位置的一部分形成有多个开口。在上述保护环形成工序中，隔着上述掩模注入p型杂质，将多个p型的保护环形成于在上述半导体衬底的上述一个主面露出的位置。在第1扩散区域形成工序中，隔着上述掩模注入p型杂质，在距上述半导体衬底的上述一个主面为第1深度的位置形成多个p型的第1扩散区域。上述多个保护环分别将上述元件区域的周围环绕一圈。上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度大。
在上述制造方法中，可以是，上述多个第1扩散区域的p型杂质的浓度比上述多个保护环的p型杂质的浓度低。
在上述制造方法中，可以是，上述开关元件构造具有设于上述半导体衬底的上述一个主面的沟槽型绝缘栅极。该情况下，可以是，上述第1深度比上述沟槽型绝缘栅极的底面深。
上述制造方法可以还具备第2扩散区域形成工序。在上述第2扩散区域形成工序中，隔着上述掩模注入p型杂质，在距上述半导体衬底的上述一个主面为比上述第1深度深的第2深度的位置形成多个p型的第2扩散区域。上述多个第2扩散区域分别在上述半导体衬底的厚度方向上从上述第1扩散区域离开并将上述元件区域的周围环绕一圈。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第2扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第2扩散区域内。上述多个第2扩散区域各自的宽度比对应的上述保护环的宽度大。
在上述制造方法中，可以是，上述多个第2扩散区域的载流子浓度比上述多个保护环的载流子浓度低。
以上，对实施方式详细地进行了说明，但这些只不过是例示，不是限定权利要求的范围的。在权利要求书中记载的技术中，包括将以上例示的具体例各种各样地变形、变更后的技术。在本说明书或附图中说明的技术要素是通过单独或各种组合来发挥技术有用性的，并不限定于在申请时的权利要求中记载的组合。此外，本说明书或附图中例示的技术同时达成多个目的，在达成其中1个目的本身上具有技术有用性。

Claims (12)

1.一种半导体装置，其特征在于，
具备：
半导体衬底；
第1电极，设在上述半导体衬底的第1主面上；以及
第2电极，设在上述半导体衬底的与上述第1主面相反侧的第2主面上；
上述半导体衬底具有：
元件区域，形成有开关元件构造；以及
终端区域，位于上述元件区域的周围；
上述终端区域具有：
多个保护环，是设于在上述半导体衬底的上述第1主面露出的位置的多个p型的保护环，上述多个保护环分别将上述元件区域的周围环绕一圈；以及
多个第1扩散区域，是设于距上述半导体衬底的上述第1主面为第1深度的位置的多个p型的第1扩散区域，上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈；
在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个；
在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内；
上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度大。
2.如权利要求1所述的半导体装置，其特征在于，
上述多个第1扩散区域的p型杂质的浓度比上述多个保护环的p型杂质浓度低。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述开关元件构造具有设于上述半导体衬底的上述第1主面的沟槽型绝缘栅极；
上述第1深度比上述沟槽型绝缘栅极的底面深。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述终端区域还具有多个第2扩散区域，该多个第2扩散区域是设在距上述半导体衬底的上述第1主面为比上述第1深度深的第2深度的位置的多个p型的第2扩散区域，上述多个第2扩散区域分别在上述半导体衬底的厚度方向上从上述第1扩散区域离开并将上述元件区域的周围环绕一圈；
在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第2扩散区域的1个；
在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第2扩散区域内；
上述多个第2扩散区域各自的宽度比对应的上述保护环的宽度大。
5.如权利要求4所述的半导体装置，其特征在于，
上述多个第2扩散区域的p型杂质的浓度比上述多个保护环的p型杂质的浓度低。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，
上述半导体衬底是SiC衬底。
7.一种半导体装置的制造方法，其特征在于，
具备：
半导体衬底准备工序，准备具有用来形成开关元件构造的元件区域和位于上述元件区域的周围的终端区域的半导体衬底；
掩模成膜工序，在上述半导体衬底的一个主面上使掩模成膜，在上述掩模的与上述终端区域对应的位置的一部分形成有多个开口部；
保护环形成工序，隔着上述掩模注入p型杂质，将多个p型的保护环形成于在上述半导体衬底的上述一个主面露出的位置；以及
第1扩散区域形成工序，隔着上述掩模注入p型杂质，将多个p型的第1扩散区域形成于距上述半导体衬底的上述一个主面为第1深度的位置；
上述多个保护环分别将上述元件区域的周围环绕一圈；
上述多个第1扩散区域分别在上述半导体衬底的厚度方向上从上述保护环离开并将上述元件区域的周围环绕一圈；
在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个；
在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内；
上述多个第1扩散区域各自的宽度比对应的上述保护环的宽度大。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，
上述多个第1扩散区域的p型杂质的浓度比上述多个保护环的p型杂质的浓度低。
9.如权利要求7或8所述的半导体装置的制造方法，其特征在于，
上述开关元件构造具有沟槽型绝缘栅极，该沟槽型绝缘栅极设于上述半导体衬底的上述一个主面；
上述第1深度比上述沟槽型绝缘栅极的底面深。
10.如权利要求7～9中任一项所述的半导体装置的制造方法，其特征在于，
还具备隔着上述掩模注入p型杂质、在距上述半导体衬底的上述一个主面为比上述第1深度深的第2深度的位置形成多个p型的第2扩散区域的第2扩散区域形成工序；
上述多个第2扩散区域分别在上述半导体衬底的厚度方向上从上述第1扩散区域离开并将上述元件区域的周围环绕一圈；
在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第2扩散区域的1个；
在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第2扩散区域内；
上述多个第2扩散区域各自的宽度比对应的上述保护环的宽度大。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，
上述多个第2扩散区域的p型杂质的浓度比上述多个保护环的p型杂质的浓度低。
12.如权利要求7～11中任一项所述的半导体装置的制造方法，其特征在于，
上述半导体衬底是SiC衬底。
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