CN114068309B - 形成高密度图案的方法 - Google Patents

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Abstract

本发明提供一种形成高密度图案的方法，包括：提供衬底；在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成牺牲层；在所述牺牲层上形成间隔设置的光刻胶；对所述牺牲层蚀刻，使所述牺牲层形成与所述光刻胶一一对应的心轴，所述心轴的横截面的尺寸自所述心轴的远离所述硬掩膜层的一端向靠近所述硬掩膜层的一端逐渐减小；在所述心轴上形成隔离层；移除位于所述心轴顶部的隔离层、覆盖于所述硬掩膜层的所述隔离层以及所述心轴，形成隔离侧壁图案；将所述隔离侧壁图案转移至所述硬掩膜层。本发明的形成高密度图案的方法能够形成具有精确且均匀的高密度图案的半导体器件。

Description

形成高密度图案的方法
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种形成高密度图案的方法。
背景技术
随着技术的发展与人们的需求不断提升，半导体器件的尺寸越来越小型化，制造高度集成的半导体器件尤为迫切。在制造半导体器件的工艺中，通常会采用自对准双重成像技术(SADP)提高图案的密度。但是，在该工艺中，如图1所示，将光刻胶的图案转移至牺牲层后，牺牲层形成与原来的光刻胶一一对应的心轴100，之后再通过原子沉积工艺在心轴上沉积覆盖氧化物层200，在这个过程中，由于化学反应或者热效应问题，导致心轴材料产生气体，降低氧化物层200的附着性能，进而使氧化物层200与心轴之间产生空隙，即氧化物层200并不是严格的贴附于心轴的侧壁，或者在沉积过程中，由于氧化物层200与心轴材料的特性差别，如应力，使得两者贴合不紧密，同样在二者之间产生间隙，使得后续的图案转移不均匀。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的一个主要目在于提供一种形成精确且均匀的高密度图案的方法。
为实现上述目的，根据本发明的一个方面，提供了一种形成高密度图案的方法，包括：提供衬底；在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成牺牲层；在所述牺牲层上形成间隔设置的光刻胶；对所述牺牲层蚀刻，使所述牺牲层形成与所述光刻胶一一对应的心轴，所述心轴的横截面的尺寸自所述心轴的远离所述硬掩膜层的一端向靠近所述硬掩膜层的一端逐渐减小；在所述心轴上形成隔离层；移除位于所述心轴顶部的隔离层、覆盖于所述硬掩膜层的所述隔离层以及所述心轴，形成隔离侧壁图案；将所述隔离侧壁图案转移至所述硬掩膜层。
根据本发明的一示例性实施方式，对所述牺牲层蚀刻包括：在第一蚀刻环境下，对所述牺牲层蚀刻，形成与所述光刻胶一一对应的第一心轴，所述第一心轴的侧壁与所述硬掩膜层垂直；在第二蚀刻环境下，对所述第一心轴的侧壁蚀刻，形成第二心轴，所述第二心轴的横截面的尺寸自所述第二心轴的远离所述硬掩膜层的一端向靠近所述硬掩膜层的一端逐渐减小。
根据本发明的一示例性实施方式，所述第一蚀刻环境和所述第二蚀刻环境均为干法蚀刻，利用O2和CF4作为蚀刻气体；所述第二蚀刻环境的偏压大于所述第一蚀刻环境的偏压。
根据本发明的一示例性实施方式，在对所述第一心轴的侧壁进行蚀刻时，蚀刻方向与竖直方向的夹角为70°～89.9°。
根据本发明的一示例性实施方式，所述第二蚀刻环境中的偏压功率为100～500W，压力为0.1～50mtorr。
根据本发明的一示例性实施方式，所述心轴的材料为碳。
根据本发明的一示例性实施方式，所述心轴的材料为旋涂硬掩膜，且掺杂C，N和H元素。
根据本发明的一示例性实施方式，所述心轴的材料中掺杂的各元素的百分比为：C：60％～90％，N：0％～30％，H：0％～30％。
根据本发明的一示例性实施方式，在所述心轴的材料中，C元素的百分比自所述心轴靠近所述硬掩膜层的一端向远离所述硬掩膜层的一端逐渐降低，其中，C元素的百分比在所述心轴的靠近所述硬掩膜层的端部为75％～90％，C元素的百分比在所述心轴的远离所述硬掩膜层的端部为60％～75％。
根据本发明的一示例性实施方式，所述心轴的高度为30～50nm，所述心轴顶部的宽度为20～22nm，所述心轴底部的宽度为16～21.5nm。
根据本发明的一示例性实施方式，对所述第一心轴的侧壁进行蚀刻形成所述第二心轴后，还包括：对所述第二心轴的侧壁粗糙化处理。
根据本发明的一示例性实施方式，所述粗糙化处理采用的工艺为化学气相沉积，气体为N2与He，温度为300～500℃，功率为100～1000W。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：心轴的横截面的尺寸自心轴远离硬掩膜层的一端向靠近硬掩膜层的一端逐渐减小，在沉积隔离层的过程中，即便是在心轴的底部产生气体使氧化物层与心轴的侧壁之间产生间隙，由于心轴底部的尺寸偏小，其底部相对于顶部向内凹陷，其凹陷的部分抵消心轴与隔离层因气体或材料特性差别产生的间隙，不影响隔离层的外轮廓，同时，增大了心轴的纵横比，有效避免隔离层外轮廓发生粘连，使得隔离层沉积均匀，进而使图案的转移更加精确且均匀。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1为现有技术中氧化物层与心轴之间出现间隙的示意图；
图2至图7为本发明的形成高密度图案的不同步骤的半导体器件的结构示意图。
图8为本发明另一示例性实施方式的半导体器件的结构示意图。
附图标记说明：
现有技术：
100、心轴；200、氧化物层；
本发明：
1、衬底；2、硬掩膜层；3、牺牲层；4、光刻胶；5、心轴；5’、第一心轴；5”、第二心轴；51、第一部分；52、第二部分；6、隔离层；W、心轴的横截面尺寸；D、竖直方向。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
本发明提供一种形成高密度图案的方法，请参考图2至图7，示出了在不同步骤中半导体器件的结构示意图。该形成高密度图案的方法包括：提供衬底1；在衬底1上形成硬掩膜层2；在硬掩膜层2上形成牺牲层3；在牺牲层3上形成间隔设置的光刻胶4；对所述牺牲层3蚀刻，使所述牺牲层形成与所述光刻胶4一一对应的心轴5，心轴5的横截面的尺寸自心轴5的远离硬掩膜层2的一端向靠近硬掩膜层2的一端逐渐减小；在心轴5上形成隔离层6；移除位于心轴顶部的隔离层6、覆盖于硬掩膜层2的隔离隔离层6以及心轴5，形成隔离侧壁图案；将隔离侧壁图案转移至硬掩膜层2。
心轴5的横截面的尺寸自心轴5的远离硬掩膜层2的一端向靠近硬掩膜层2的一端逐渐减小，在沉积隔离层6的过程中，即便是在心轴5的底部产生气体使隔离层6与心轴5的侧壁之间产生间隙，由于心轴5底部的尺寸偏小，其底部相对于顶部向内凹陷，其凹陷的部分抵消心轴5与隔离层6因气体或材料特性差别产生的间隙，从而不影响隔离层6的外轮廓，使得隔离层6沉积均匀，同时，增大了心轴5的纵横比，有效避免隔离层6外轮廓发生粘连，使得个隔离层6沉积均匀，进而使图案的转移更加精确且均匀。
需要说明的是，在本发明中，可以定义“上”、“下”、“顶部”和“底部”，例如衬底1、硬掩膜层2、牺牲层3和光刻胶4从下至上依次堆叠设置，衬底1位于半导体器件的底部，光刻胶4位于顶部。因此，上述的心轴5靠近硬掩膜层2的端部为心轴5的底部，心轴5远离掩膜层的端部为心轴5的顶部。本发明的竖直方向D指垂直于衬底1的平面的方向，如图3所示。上述仅为方便说明各个部件之间的位置之用，并不具有限定作用。
另外，本发明中心轴的横截面尺寸W为横截面的宽度尺寸，如图4中的双箭头所示。
下面对本发明的形成高密度图案的方法进行详细的说明。
如图2所示，提供衬底1，在衬底1上形成由下至上堆叠的硬掩膜层2、牺牲层3以及间隔设置的光刻胶4。
其中，衬底1可以为硅、碳化硅、氮化硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上层锗化硅(SiGeOI)以及绝缘体上层锗(GeOI)等，本实施例中衬底1为硅。硬掩膜层2可以是氧化硅、氮化硅、多晶硅或其他材料及其组合。硬掩膜层2可以通过化学气相沉积(CVD)工艺沉积于衬底1上。硬掩膜层2可以具有一层、两层或多层材料的组合，本领域技术人员可以根据实际的工艺需求设定。光刻胶4层可以通过曝光显影形成间隔设置的光刻胶4，即初步形成低密度图案。
如图3所示，在第一蚀刻环境下，对牺牲层3进行蚀刻，将间隔的光刻胶4的图案转移至牺牲层3，使牺牲层3形成与光刻胶4一一对应的第一心轴5’。该第一蚀刻环境的工艺为干法蚀刻，以移除光刻胶4，并移除牺牲层3中除第一心轴5’的其余部分。在本发明中，采用的干法蚀刻以O2与CxFy为蚀刻剂，具体地，CxFy可以为CF4，功率为300～2000W，压力为0.1～50mtorr，其中，mtorr为压力单位毫托。
在第一蚀刻环境中蚀刻后，第一心轴5’的形状与光刻胶4的形状相同，如图3所示，该第一心轴5’的横截面的形状可以为矩形或正方形，即第一心轴5’的侧壁沿竖直方向延伸，换句话说，第一心轴5’的横截面等宽。
如图4所示，对第一心轴5’的侧壁进行二次蚀刻。在第二蚀刻环境中，即在第一蚀刻环境的基础上增加偏压，对第一心轴5’的侧壁进行蚀刻，形成第二心轴5”。第一心轴5’和第二心轴5”是同一心轴5在不同步骤中的不同状态。第二心轴5”的横截面的尺寸W自第二心轴5”的顶部向底部逐渐缩小，使第二心轴5”形成上宽下窄的结构。
一般地，在心轴5上沉积覆盖隔离层6时，由于化学反应或者热效应问题，导致心轴5的材料产生气体，该气体会导致隔离层6不能与心轴5紧密贴合，例如当心轴5为C材料时，可能会产生CO等气体，而且心轴5为C材料时，由于其硬度一般较大，隔离层6例如氧化硅较软，两者的粘附性能较差，导致二者之间容易出现间隙，进而导致隔离层6的外轮廓不均匀。通过对第一心轴5’的侧壁进行二次蚀刻，形成上宽下窄的第二心轴5”，在宽度方向上，第二心轴5”的底部相对于顶部向内凹陷，当在第二心轴5”上沉积隔离层6时，其凹陷的部分抵消心轴5与隔离层6因气体或材料特性差别产生的间隙，而不影响隔离层6的外轮廓，同时也避免了相邻隔离层6之间的粘连。
进一步地，第二蚀刻环境的工艺也为干法蚀刻，以O2和CF4作为蚀刻剂。并且，第二蚀刻环境中的干法蚀刻的偏压大于第一蚀刻环境的干法蚀刻的偏压。
进一步地，两次刻蚀环境可以在一步刻蚀工艺中完成，即利用O2和CF4作为蚀刻气体，对牺牲层3进行蚀刻，当光刻胶4的图案转移至牺牲层5后，形成与光刻胶4一一对应的心轴5，之后加入偏压，对心轴5的侧壁底部进行蚀刻，形成上宽下窄的心轴5。
具体地，在第二蚀刻环境中，偏压为100～500W。增大偏压能够增加心轴5底部的离子向侧壁刻蚀的动能，使其对心轴5的侧壁进行二次蚀刻，使心轴5底部的侧壁较顶部的侧壁的宽度尺寸更小。
具体地，在第二蚀刻环境中，进行干法蚀刻的压力为0.1～50mtorr，正置功率为300～2000W。
进一步地，在对第一心轴5’的侧壁进行蚀刻时，蚀刻方向与竖直方向的夹角为70°～89.9°，具体地，可以为75°、78°、80°、85°。即对第一心轴5’的侧壁在竖直方向上D上进行不同程度的蚀刻，以进一步增强对第一心轴5’底部的侧壁的蚀刻，使形成的第二心轴5”的底部的宽度尺寸更小。本领域技术人员可以根据实际需求，通过控制第二蚀刻环境的参数选择，此处不做特殊限定。
进一步地，心轴5的材料还可以为旋涂硬掩膜(spin-on-hardmask，简写为SOH)，SOH可以与隔离层6更好地结合，但是由于SOH材料较软，在沉积隔离层6时，可能会出现倒塌。为了提升其硬度，在SOH中可以掺杂C，N和H元素。掺杂后，该心轴5的材料中各掺杂元素的浓度占比为C：60％～90％，N：0％～30％，H：0％～30％。其中，C的浓度百分比可以为70％、80％、85％，N的浓度百分比可以为20％、10％、3％，H的浓度百分比可以为2％、10％、20％。
另外，在心轴5的材料中，C元素的百分比(占比)自心轴5的靠近所述硬掩膜层2的一端向远离硬掩膜层2的一端逐渐降低，即C元素的百分比自心轴5的底部向其顶部逐渐降低。其中，C元素的浓度百分比在心轴5的靠近硬掩膜层2的端部(底部)为75％～90％，例如78％，80％，85％，C元素的百分比在心轴5的远离硬掩膜层2的端部为(顶部)60％～75％，例如62％，65％，68％。C元素的占比越高，心轴5的硬度越大，因此心轴5底部的硬度更大，避免发生倒塌的现象。
进一步地，心轴5的高度可以为30～50nm，其比传统工艺中的心轴的高度尺寸更小，能够防止心轴倒塌，同时由于增大了心轴5的纵横比，有效避免隔离层6的外轮廓发生粘连。
进一步地，心轴5的顶部的宽度为20～22nm，底部的宽度为18～21.5nm，但需保证顶部宽度大于底部的宽度。如当顶部宽度为21nm，时，底部宽度可以为19nm、20nm或20.5nm。该尺寸可以由本领域技术人员根据实际需求进行选择，此处不做特殊限定。
进一步地，为了进一步增加第二心轴5”的侧壁与隔离层6的结合强度，在第一心轴5’的侧壁进行蚀刻形成第二心轴5”后，该方法还包括：对第二心轴5”的侧壁粗糙化处理，以提高侧壁的表面粗糙度，从而增加第二心轴5”的侧壁与隔离层6的粘合性能。具体地，可以通过化学气相沉积，利用N2与He，加热至300～500℃，功率为100～1000W，能够实现对第二心轴5”的侧壁进行粗糙化处理。
进一步地，在形成上述实施例的第二心轴5”(即最终的心轴5)之后，利用湿法清洗对各个第二心轴5”以及相邻的两个第二心轴5”之间的间隙进行清洗，去除心轴5之间的杂质微粒，之后利用N2清除残留，以避免第二心轴5”底部残留杂质和气体，影响其与隔离层6的结合。具体地，N2的吹入方向与竖直方向D呈一定夹角，使N2能够尽量吹至第二心轴5”的底部。
如图5所示，当形成上述实施例中的第二心轴5”后，利用原子层沉积技术，在第二心轴5”以及裸露的硬掩膜层2上沉积隔离层6。该隔离层6可以是氧化硅。
为了增大图案的密度，隔离层6的厚度可以相同。在移除心轴5顶部的隔离层6、覆盖于硬掩膜层2的隔离层6以及心轴5后，形成隔离侧壁图案，即剩余的间隔设置的隔离层6的图案，该隔离侧壁图案的密度较第二心轴5”形成的图案密度更大，可以为第二心轴5”形成的图案的密度的两倍。
如图6和7所示，将上述实施例形成的隔离侧壁图案转移至硬掩膜层2，再将硬掩膜层2的图案转移至衬底1上(图中未示出)，形成具有高密度图案的半导体器件。
此外，牺牲层3可以具有两层，位于下方的为第一牺牲层，其材质可以为碳或SOH，位于其上方的为第二牺牲层，其材质可以为氮氧化硅(SiON)。第一牺牲层和第二牺牲层的厚度可以相同，也可以不相同，例如，第一牺牲层的厚度是第二牺牲层的厚度的2-10倍。第一牺牲层和第二牺牲层共同形成第一心轴5’，对第一心轴5’的侧壁进行二次蚀刻后，形成第二心轴5”。如图8所示，第二心轴5”(最终形成的心轴5)包括第一牺牲层形成的第一部分51和由第二牺牲层形成的第二部分52。需说明的是，当对第一心轴5’的侧壁进行蚀刻时，可以只对C或SOH的部分的侧壁进行蚀刻，对SiON部分的侧壁不蚀刻，使该SiON部分能够对C或SOH的部分保护，并且能够节省能耗。
综上，本发明中，心轴5的横截面的尺寸W自心轴远离硬掩膜层2的一端向靠近硬掩膜层2的一端逐渐减小，在沉积隔离层6的过程中，即便是在心轴5的底部产生气体使隔离层6与心轴5的侧壁之间产生间隙，由于心轴5底部的尺寸偏小，其底部相对于顶部向内凹陷，其凹陷的部分抵消心轴5与隔离层6因气体或材料特性差别产生的间隙，以而不影响隔离层6的外轮廓，同时，增大了心轴5的纵横比，有效避免隔离层6外轮廓发生粘连，使得隔离层6沉积均匀，进而使图案的转移更加精确且均匀。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (10)

1.一种形成高密度图案的方法，其特征在于，包括：
提供衬底(1)；
在所述衬底(1)上形成硬掩膜层(2)；
在所述硬掩膜层(2)上形成牺牲层(3)；
在所述牺牲层(3)上形成间隔设置的光刻胶(4)；
对所述牺牲层(3)蚀刻，使所述牺牲层(3)形成与所述光刻胶(4)一一对应的心轴(5)，所述心轴(5)的横截面的尺寸(W)自所述心轴(5)的远离所述硬掩膜层(2)的一端向靠近所述硬掩膜层(2)的一端逐渐减小，所述心轴(5)的材料为旋涂硬掩膜，且掺杂C，N和H元素，在所述心轴(5)的材料中，C元素的百分比自所述心轴(5)靠近所述硬掩膜层(2)的一端向远离所述硬掩膜层(2)的一端逐渐降低；
在所述心轴(5)上形成隔离层(6)；
移除位于所述心轴(5)顶部的隔离层(6)、覆盖于所述硬掩膜层(2)的所述隔离层(6)以及所述心轴(5)，形成隔离侧壁图案；
将所述隔离侧壁图案转移至所述硬掩膜层(2)。
2.根据权利要求1所述的形成高密度图案的方法，其特征在于，对所述牺牲层(3)蚀刻包括：
在第一蚀刻环境下，对所述牺牲层(3)蚀刻，形成与所述光刻胶(4)一一对应的第一心轴(5’)，所述第一心轴(5’)的侧壁与所述硬掩膜层(2)垂直；
在第二蚀刻环境下，对所述第一心轴(5’)的侧壁蚀刻，形成第二心轴(5”)，所述第二心轴(5”)的横截面的尺寸(W)自所述第二心轴(5”)的远离所述硬掩膜层(2)的一端向靠近所述硬掩膜层(2)的一端逐渐减小。
3.根据权利要求2所述的形成高密度图案的方法，其特征在于，所述第一蚀刻环境和所述第二蚀刻环境均为干法蚀刻，利用O2和CF4作为蚀刻气体；所述第二蚀刻环境的偏压大于所述第一蚀刻环境的偏压。
4.根据权利要求3所述的形成高密度图案的方法，其特征在于，在对所述第一心轴(5’)的侧壁进行蚀刻时，蚀刻方向与竖直方向(D)的夹角为70°～89.9°。
5.根据权利要求3所述的形成高密度图案的方法，其特征在于，所述第二蚀刻环境中的偏压功率为100～500W，压力为0.1～50mtorr。
6.根据权利要求1所述的形成高密度图案的方法，其特征在于，所述心轴(5)的材料中掺杂的各元素的百分比为：C：60％～90％，N：0％～30％，H：0％～30％。
7.根据权利要求6所述的形成高密度图案的方法，其特征在于，C元素的百分比在所述心轴(5)的靠近所述硬掩膜层(2)的端部为75％～90％，C元素的百分比在所述心轴(5)的远离所述硬掩膜层(2)的端部为60％～75％。
8.根据权利要求1所述的形成高密度图案的方法，其特征在于，所述心轴(5)的高度为30～50nm，所述心轴(5)顶部的宽度为20～22nm，所述心轴(5)底部的宽度为16～21.5nm。
9.根据权利要求2所述的形成高密度图案的方法，其特征在于，对所述第一心轴(5’)的侧壁进行蚀刻形成所述第二心轴(5”)后，还包括：对所述第二心轴(5”)的侧壁粗糙化处理。
10.根据权利要求9所述的形成高密度图案的方法，其特征在于，所述粗糙化处理采用的工艺为化学气相沉积，气体为N2与He，温度为300～500℃，功率为100～1000W。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299137A (zh) * 2010-06-28 2011-12-28 三星电子株式会社 半导体器件和制造该器件的方法
CN103515197A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 自对准多重图形化的掩膜层及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200839954A (en) 2007-03-20 2008-10-01 Qimonda Ag Memory device for an array of conductive lines and methods of making the same
KR100949879B1 (ko) * 2008-03-28 2010-03-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8969205B2 (en) * 2013-03-28 2015-03-03 GlobalFoundries, Inc. Double patterning via triangular shaped sidewall spacers
US9224617B2 (en) * 2014-01-29 2015-12-29 Globalfoundries Inc. Forming cross-coupled line segments
US10340136B1 (en) 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
US10937685B2 (en) * 2019-06-19 2021-03-02 Globalfoundries Inc. Diffusion break structures in semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299137A (zh) * 2010-06-28 2011-12-28 三星电子株式会社 半导体器件和制造该器件的方法
CN103515197A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 自对准多重图形化的掩膜层及其形成方法

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