CN114039584A - 一种高耐压的soi cmos射频开关 - Google Patents

Abstract

本发明涉及射频开关技术领域,公开了一种电容补偿式SOI CMOS射频开关，包括一个固定端和至少一个选择端，每个选择端与固定端之间构成一条通道，每条通道的主路径为M个级联的开关管，每条通道的开关管的栅极连接同一个控制电压，每个开关管的源极和漏极之间均连接有电阻，每条通道从固定端开始选取N个连续的开关管，N个连续的开关管的源极和漏极之间分别连接有电容，开关管的源极和漏极之间的电容与该开关管的漏极和源极之间的电阻并联，在实际使用时，N个连续的开关管的源极和漏极之间的电容可以使射频信号在关闭的通道上的开关管上均匀分布，保证关闭的通道上的开关管不会因为电压分布不均被击穿，进而提高整个射频开关的功率承载能力。

Description

一种高耐压的SOI CMOS射频开关

技术领域

本发明涉及射频开关技术领域，具体涉及一种高耐压的SOI CMOS射频开关。

背景技术

在移动通信技术领域中，移动终端为了支持不同的移动通讯标准和一种或多种移动通讯标准的不同的工作频段，常在移动终端内部往往设置有多个射频功率放大器，每个射频功率放大器仅能用于一个频段或者频率范围接近的多个频段的信号放大，并且采用射频开关将所需的射频功率放大器切换到相应的通路上使用。

参照图1，图1所示的射频开关包括发射通道与接收通道。发射通道的主路径是从端子二S2通过级联的三个开关管T1至T3直至端子一S1，发射信号TX循此路径到达天线。接收通道的主路径是从端子一S1通过级联的三个开关管T4至T6后，至端子三S3，接收信号RX循此路径离开天线。

该射频开关在使用过程中，当S2端进入射频信号时，由于此时T4/T5/T6是关断的，且时S3端通过电阻R22接地。那么射频功率信号就会在T4/T5/T6的源端和漏端之间形成一定的电压差，理论上会平均分布在这三个开关管的源漏之间。但是实际上，由于每个开关管物理层面均存在到地的寄生电容，所以在会导致在射频功率信号进入端的源漏之间电压大于其他开关管。且形成了从上到下电压分布越来越小的趋势。具体来说，当射频功率信号从S2端进入并经过T1/T2/T3到达S1端。这时T4/T5/T6是关断的。那么射频功率信号形成的电压在T4/T5/T6上分布。且T4管源漏端之间的电压，大于T5管源漏端之间的电压；T5管源漏端之间的电压，大于T6管源漏端之间的电压。在这种趋势下，持续提高S2端口的射频信号功率等级时，T4开关管就会先于T5和T6达到其源漏端电压承载上限，即T4管被击穿。

发明内容

鉴于背景技术的不足，本发明是提供了一种高耐压的SOI CMOS射频开关，所要解决的技术问题是现有射频开关的功率承载能力不足。

为解决以上技术问题，本发明提供了如下技术方案：一种高耐压的SOI CMOS射频开关，包括一个固定端和至少一个选择端，每个选择端与固定端之间构成一条通道，每条通道的主路径为M个级联的开关管，每条通道的开关管的栅极连接同一个控制电压，每个开关管的源极和漏极之间均连接有电阻，每条通道从所述固定端开始选取N个连续的开关管，所述N个连续的开关管的源极和漏极之间分别连接有电容，所述N个连续的开关管的源极和漏极之间的电容的容值沿远离所述固定端的方向逐渐减小，开关管的源极和漏极之间的电容与该开关管的漏极和源极之间的电阻并联，M与N均为整数，N小于M。

作为进一步的技术方案，射频开关包括一个固定端和n个选择端，构成单刀n掷开关。

作为进一步的技术方案，将m个权利要求2所述的单刀n掷开关并列叠加，这m个单刀n掷开关分别是单刀n1掷开关、单刀n2掷开关、……、单刀nm掷开关，构成m刀(n1+n2+……+nm)掷开关。

作为进一步的技术方案，每条通道上选取开关管的数量即N的大小取决于射频开关需要承受的功率等级。

作为进一步的技术方案，每条通道包括三个级联的开关管，每条通道在所述固定端选取一个开关管，该开关管的源极和漏极之间连接有电容。

作为进一步的技术方案，每条通道包括三个级联的开关管，每条通道在所述固定端选取两个开关管，所述两个开关管的源极和漏极之间分别连接有电容。

作为进一步的技术方案，开关管为一个SOI CMOS晶体管或者是多个串联的SOICMOS晶体管。

本发明与现有技术相比所具有的有益效果是：通过在每条通道的固定端选取若干个开关管，以及在选中的开关管的源极和漏极之间连接电容，当射频信号从固定端进入到通道时，通过开关管的源极和漏极之间的电容可以使射频信号在关闭的通道上的开关管上均匀分布，保证关闭的通道上的开关管不会因为电压分布不均被击穿，进而提高整个射频开关的功率承载能力。

附图说明

本发明有如下附图：

图1为现有射频开关的电路图；

图2为实施例一中的本发明的电路图；

图3为实施例二中的本发明的电路图；

图4为实施例三中的本发明的电路图；

图5为实施例四中的本发明的电路图。

具体实施方式

现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

实施例一

如图2所示，本实施例中的射频开关包括发射通道与接收通道。发射通道的主路径是从端子二S2通过级联的三个开关管T1至T3直至端子一S1，发射信号TX循此路径到达天线。接收通道的主路径是从端子一S1通过级联的三个开关管T4至T6直至端子三S3，接收信号RX循此路径离开天线。开关管T1至T6均采用SOI CMOS工艺实现，例如为NMOS器件。开关管T1至T6的源极与漏极之间分别连接一个电阻R1、一个电阻R2、一个补偿电容C2及一个电阻R3、一个补偿电容C1及电阻R4、一个电阻R5、一个电阻R6。发射通道主路径上的开关管T1至T3的栅极分别通过一个电阻R11至R13连接到控制电压一VT。接收通道主路径上的开关管T4至T6的栅极分别通过一个电阻R14至R16连接到控制电压二VR。

图2所示的射频开关中，两个控制信号VT和VR在任意时刻只有一个为正电压，另一个为负电压。在任意时刻，发射通道和接收通道仅有一条闭合而另一条断开，实现了单刀双掷射频开关。同时，由于补偿电容C1/C2/的存在，使得该射频开关的功率能力较同类设计大大增强。

在实际使用时，开关管T4的源漏端之间并联了补偿电容C1。如前文所述，由于开关管T4/T5/T6到地寄生电容特性的影响，导致了开关管T4的源漏之间电压差相较T5/T6更大，亦即更容易被击穿。那么在T4开关管两端添加补偿电容C1就可以缓解这一情况，使得电压在T4/T5/T6上能够实现更均匀的分布。

实施例二

图2中的射频开关在时间使用时，如果提高S2端口的射频信号功率等级，T5开关管T5也会先于T6管达到其源漏端电压承载上限，进而使开关管T5先被击穿。鉴于此，如图3所示，本实施例中的射频开关包括发射通道与接收通道。发射通道的主路径是从端子二S2通过级联的三个开关管T1至T3直至端子一S1，发射信号TX循此路径到达天线。接收通道的主路径是从端子一S1通过级联的三个开关管T4至T6直至端子三S3，接收信号RX循此路径离开天线。开关管T1至T6均采用SOI CMOS工艺实现，例如为NMOS器件。开关管T1至T6的源极与漏极之间分别连接一个电阻R1、一个补偿电容C4及一个电阻R2、一个补偿电容C2及一个电阻R3、一个补偿电容C1及电阻R4、一个补偿电容C3及一个电阻R5、一个电阻R6，由于原电压分布从T4-T6呈现的是越来越小的趋势，因此开关管T5的源漏端并联的补偿电容C3的数值要小于开关管T4源漏端并联的补偿电容C1。发射通道主路径上的开关管T1至T3的栅极分别通过一个电阻R11至R13连接到控制电压一VT。接收通道主路径上的开关管T4至T6的栅极分别通过一个电阻R14至R16连接到控制电压二VR。

图3所示的射频开关中，两个控制信号VT和VR在任意时刻只有一个为正电压，另一个为负电压。在任意时刻，发射通道和接收通道仅有一条闭合而另一条断开，实现了单刀双掷射频开关。同时，由于补偿电容C1/C2/C3/C4的存在，使得该射频开关的功率能力较同类设计大大增强。

在实际使用时，从S2端，即射频进入端口直至射频地处(S3端口处)，初始的若干开关管的源漏端均需要添加补偿电容。直至保证射频信号进入时，各开关管的源漏间电压摆幅能够均匀分布。

实施例三

实施例一和二中的射频开关不仅可以用于切换发射通道和接收通道，也可用于切换任意两条通道。请参阅图4，这是实施例二的一种变形结构，示意性地用于切换两条不同的发射通道的射频信号TX1和TX2。图4所示的射频开关包括通道一与通道二。通道一的主路径是从端子二S2通过级联的三个开关管T1至T3直至端子一S1，信号一TX循此路径到达天线。通道二的主路径是从端子三S3通过级联的三个开关管T4至T6直至端子一S1，信号二TX2循此路径到达天线。图4所示射频开关的实现原理与图3所示射频开关相同，不再赘述。

在实施例一至三中，每条通道的主路径仅级联有三个开关管。可选地，每条通道中级联的开关管数量可在3～15个之间。决定每条通道的主路径中级联的开关管数量的主要因素是射频开关所需承受的射频功率大小以及每个开关管所能承受的射频功率。假设单个开关管所能承受的射频功率不变，如果射频开关需要承受较大的射频功率，那么在每条通道的主路径中就需要级联较多数量的开关管；反之亦然，如果射频开关仅需承受较小的射频功率，那么在每条通道的主路径中仅需级联较少数量的开关管。同时本发明中的补偿电容的使用，也使得不同层数开关上承受的电压值尽可能均匀，从而达到提高功率承载能力的作用。

实施例四

如图5所示，本实施例中的射频开关包括三个通道。通道一的主路径是从端子二S2通过级联的三个开关管T1至T3直至端子一S1，信号一TX1循此路径到达天线。通道二的主路径是从端子三S3通过级联的三个开关管T4至T6直至端子一S1，信号二TX2循此路径到达天线。通道三的主路径是从端子四S4通过级联的三个开关管T7至T9直至端子一S1，信号三TX3循此路径到达天线。开关管T1至T9均采用SOI CMOS工艺实现，例如为NMOS器件。开关管T1至T9的源极与漏极之间分别连接一个电阻R1、一个补偿电容C4及一个电阻R2、一个补偿电容C1及电阻R3、一个电阻R4、一个补偿电容C5及一个电阻R5、一个补偿电容C2及电阻R6、一个电阻R7、一个补偿电容C6及一个电阻R8、一个补偿电容C3及电阻R9。通道一主路径上的开关管T1至T3的栅极分别通过一个电阻R11至R13连接到控制电压一VT。通道二主路径上的开关管T4至T6的栅极分别通过一个电阻R14至R16连接到控制电压二VR。通道三主路径上的开关管T7至T9的栅极分别通过一个电阻R17至R19连接到控制电压三VQ。

图5所示的射频开关中，三个控制信号VT、VR和VQ在任意时刻只有一个为正电压，另两个均为负电压。输入正电压的控制信号的通道会闭合，输入负电压的控制信号的通道会断开。在任意时刻，三条通道仅有一条闭合而另两条均断开，实现了单刀三掷射频开关。

另外，图5中的射频开关不仅可以用于切换三条发射通道，也可用于切换任意三条通道。

综上，结合实施例一到四，本发明包括一个固定端和至少一个选择端，每个选择端与固定端之间构成一条通道，每条通道的主路径为M个级联的开关管，每条通道的开关管的栅极连接同一个控制电压，每个开关管的源极和漏极之间均连接有电阻，每条通道从固定端开始选取N个连续的开关管，N个连续的开关管的源极和漏极之间分别连接有电容，开关管的源极和漏极之间的电容与该开关管的漏极和源极之间的电阻并联，M与N均为整数，N小于M。

在实际使用时，本发明的控制方式并未发生改变。同时不需要对整体射频开关的其他任何参数进行调整。需要增加仅为在射频功率信号输入口处的若干开关管上并联补偿电容。该电容值一般来说和射频开关管尺寸成正比，量级在0.5-3pF不等。且具有从射频功率信号进入端向下数值逐渐减小的趋势。另外，在实际设计中该电容在版图上可以叠放在射频开关管上，并不需要扩大原有芯片版图面积。然而却可以实现更高的功率承载能力。从另一个角度来看，采用传统设计的话，想要实现同等功率承载能力，需要通过扩大单个开关管面积，以及增加串联开关数目来实现。与之相比，本发明具有面积小的优点

上述依据本发明为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (7)

1.一种高耐压的SOI CMOS射频开关，其特征在于：包括一个固定端和至少一个选择端，每个选择端与固定端之间构成一条通道，每条通道的主路径为M个级联的开关管，每条通道的开关管的栅极连接同一个控制电压，每个开关管的源极和漏极之间均连接有电阻，每条通道从所述固定端开始选取N个连续的开关管，所述N个连续的开关管的源极和漏极之间分别连接有电容，所述N个连续的开关管的源极和漏极之间的电容的容值沿远离所述固定端的方向逐渐减小，开关管的源极和漏极之间的电容与该开关管的漏极和源极之间的电阻并联，M与N均为整数，N小于M。

2.根据权利要求1所述的一种高耐压的SOI CMOS射频开关，其特征在于：所述射频开关包括一个固定端和n个选择端，构成单刀n掷开关。

3.根据权利要求2所述的一种高耐压的SOI CMOS射频开关，其特征在于：将m个权利要求2所述的单刀n掷开关并列叠加，这m个单刀n掷开关分别是单刀n1掷开关、单刀n2掷开关、……、单刀nm掷开关，构成m刀(n1+n2+……+nm)掷开关。

4.根据权利要求1所述的一种高耐压的SOI CMOS射频开关，其特征在于：N的大小取决于所述射频开关需要承受的功率等级。

5.根据权利要求1所述的一种高耐压的SOI CMOS射频开关，其特征在于：每条通道包括三个级联的开光管，每条通道在所述固定端选取一个开关管，该开关管的源极和漏极之间连接有电容。

6.根据权利要求1所述的一种高耐压的SOI CMOS射频开关，其特征在于：每条通道包括三个级联的开关管，每条通道在所述固定端选取两个开关管，所述两个开关管的源极和漏极之间分别连接有电容。

7.根据权利要求1所述的一种高耐压的SOI CMOS射频开关，其特征在于：所述开关管为一个SOI CMOS晶体管或者是多个串联的SOI CMOS晶体管。

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