CN114038885A - 一种基于忆阻器的三值加法器函数实现方法 - Google Patents

一种基于忆阻器的三值加法器函数实现方法 Download PDF

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CN114038885A
CN114038885A CN202111240309.4A CN202111240309A CN114038885A CN 114038885 A CN114038885 A CN 114038885A CN 202111240309 A CN202111240309 A CN 202111240309A CN 114038885 A CN114038885 A CN 114038885A
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杨润萍
吴志信
戴晟
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College of Science and Technology of Ningbo University
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Abstract

本发明公开了一种基于忆阻器的三值加法器函数实现方法，选取具有电致电阻转变和非易失性的忆阻器，根据忆阻器的阻值设定忆阻器的三个阻态，定义忆阻器的输入、输出以及写操作后忆阻器的输出，并采用半导体参数分析测试仪中分别对忆阻器施加正向扫描电压和负向扫描电压获取忆阻器阻态转换的阈值电压Vth1和Vth2，进而确定忆阻器的输入的脉宽50毫秒的脉冲电压的幅值大小V1、V2以及恒定直流电压Vbase，然后在硬件平台处于测试阶段时，初始化忆阻器到相应阻态后，进行阻态调控，最后使硬件电路平台处于采集阶段后读取电流值，实现该三值加法器函数的输出；优点是具有较小的电路面积，较低的电路功耗，较高的运行速度，能够提高处理器芯片性能及计算效率。

Description

一种基于忆阻器的三值加法器函数实现方法
技术领域
本发明涉及一种三值加法器函数实现方法，尤其是涉及一种基于忆阻器的三值加法器函数实现方法。
背景技术
加法器作为计算机处理器芯片的基本运算单元，主要负责执行算术运算、逻辑逻辑操作、移位以及指令调用等功能。传统的加法器主要采用CMOS器件来实现，包含大量逻辑门模块。因此，随着相加数值逐渐增大，加法器所需CMOS器件数量也会逐渐增多，其面积也相应增大，并且加法器由于其内CMOS器件的存在，自身存在延迟大和功耗高等缺陷，从而导致处理器芯片性能及计算效率有所降低。
发明内容
本发明所要解决的技术问题是提供一种具有较小的电路面积，较低的电路功耗，较高的运行速度，能够提高处理器芯片性能及计算效率的基于忆阻器的三值加法器函数实现方法。
本发明解决上述技术问题所采用的技术方案为：一种基于忆阻器的三值加法器函数实现方法，包括以下步骤：
(1)选取具有电致电阻转变和非易失性的忆阻器，所述的忆阻器具有按照从上到下顺序层叠的顶电极层、阻变介质层和底电极层三层结构，定义忆阻器的顶电极层为T1端，底电极层为T2端，根据忆阻器的阻值设定忆阻器的三个阻态，将其三个阻态分别记为高阻态HRS、中间阻态MRS和低阻态LRS，其中高阻态HRS的阻值范围为1000Ω～2000Ω，中间阻态MRS的阻值范围为500～600，低阻态LRS的阻值范围为300Ω～400Ω；
(2)定义步骤(1)中选取的忆阻器的输入和输出，具体为：
定义脉宽50毫秒的脉冲电压Vpulse，该脉冲电压Vpulse的幅值大小分别为0、V1或V2，其中V1＝2V2，将忆阻器T1端的电势记为VT1，将忆阻器T2端的电势记为VT2，忆阻器的输入电压VT为VT1-VT2，将忆阻器从高阻态转变为中间阻态的阈值电压记为Vth1，忆阻器从中间阻态转变为低阻态以及忆阻器从高阻态转变为低阻态的阈值电压记为Vth2，上述参数满足如下关系：Vbase<Vth1<V1<Vth2<V2，V1-Vbase<Vth1，V2-Vbase≥Vth2，其中，Vbase为设定的恒定直流电压；
忆阻器阻态为高阻态时，其输出为逻辑0，忆阻器阻态为中间阻态时，其输出为逻辑1，忆阻器阻态为低阻态时，其输出为逻辑2；
(3)取一个步骤(1)选取的忆阻器，将忆阻器的T2端接地，用半导体参数分析测试仪对忆阻器的T1端施加直流扫描电压，实时测量忆阻器阻态变化的电流-电压曲线图，具体过程为：
3-1在半导体参数分析测试仪中设置取值范围为1uA～1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加正向扫描电压，正向扫描电压范围为0到0.5V，半导体参数分析测试仪测出忆阻器从高阻态向中间阻态转变，再从中间阻态向低阻态转变的电流-电压曲线，记为曲线1；
3-2在半导体参数分析测试仪中设置取值1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加负向扫描电压，负向扫描电压范围为-0.5V到0，半导体参数分析测试仪测出忆阻器从低阻态向中间阻态转变，再从中间阻态向高阻态转变的电流-电压曲线，记为曲线2；
(4)重复步骤3-1～步骤3-2两百次，此时通过半导体参数分析测试仪得到200条曲线1和200条曲线2，共400条电流-电压曲线，观察这400条电流-电压曲线，获取Vth1和Vth2的值，根据Vth1和Vth2的值和步骤2中需要满足的关系式，确定V1、V2和Vbase的取值；
(5)采用六个步骤(1)选取的忆阻器搭建硬件电路平台，将这六个忆阻器分别记为M1、M2、M3、M4、M5和M6，所述的硬件电路平台具有测试阶段和采集阶段，当所述的硬件电路平台在测试阶段时，M1、M2、M3、M4、M5和M6互不相连，相互独立，当所述的硬件电路平台在采集阶段时，M1的T1端、M2的T1端和M6的T1端连接且其连接端为所述的硬件电路平台的和电流信号输出端，所述的硬件电路平台的和电流信号输出端接地，M3的T1端和M6的T2端连接，M4的T1端和M5的T1端连接且其连接端为所述的硬件电路平台的进位电流信号输出端，所述的硬件电路平台的进位电流信号输出端接地；将M1、M2、M3、M4和M5的输出电流分别记为I1、I2、I3、I4和I5，由于M6与M3串联，因此M6的输出电流也为I3，I1、I2和I3的和为所述的硬件电路平台的和输出电流，与三值加法器函数的和值Sum对应，I4和I5的和为所述的硬件电路平台的进位输出电流，与三值加法器函数的进位值Cout对应；
(6)将三值加法器函数的两个加数信号分别记为加数A和加数B，将加数A和加数B分别采用脉宽50毫秒的脉冲电压Vpulse来实现，当加数信号为0时，Vpulse的幅值电压为0V，当加数信号为1时，Vpulse的幅值电压为V1，当加数信号为2时，Vpulse的幅值电压为V2，先让所述的硬件电路平台处于测试阶段，将M1、M2、M3、M4、M5和M6分别初始化为相应阻态后，通过在M1、M2、M3、M4、M5和M6的T1端和T2端先后加载加数A、加数B、Vbase、Vth1或Vth2，使M1、M2、M3、M4、M5和M6阻态发生改变，然后让M1、M2、M3、M4、M5和M6对应连接，使所述的硬件电路平台处于采集阶段，此时读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，和输出电流等于M1的电流值I1、M2的电流值I2、M3与M6的电流值I3之和，进位输出电流等于M4的电流值I4、M5的电流值I5之和，，根据和输出电流来判断和值Sum，根据进位输出电流来判断进位值Cout，和值Sum和进位值Cout构成三值加法器函数的输出，其中，当M1为高阻态时，I1为低电流，M1为中间阻态时，I1为中间电流，M1为低阻态时，I1为高电流，当M2为高阻态时，I2为低电流，M2为中间阻态时，I2为中间电流，M2为低阻态时，I2为高电流，当M3和M6至少有一个为高阻态时，I3为低电流，M3和M6至少有一个为中间阻态且不存在高阻态时，I3为中间电流，当M3和M6均为低阻态时，I3为高电流，当M4为高阻态时，I4为低电流，M4为中间阻态时，I4为中间电流，M4为低阻态时，I4为高电流，当M5为高阻态时，I5为低电流，M5为中间阻态时，I5为中间电流，M5为低阻态时，I5为高电流，当I1、I2、I3全部为低电流时，I1、I2、I3之和为低电流；当I1、I2、I3中至少有一个为中间电流且没有高电流时，I1、I2、I3之和为中间电流；当I1、I2、I3中至少有一个为高电流时，I1、I2、I3之和为高电流，当I4、I5全部为低电流，I4、I5之和为低电流；当I4、I5中至少有一个为中间电流且不存在高电流，I4、I5之和为中间电流；当I4、I5中至少有一个为高电流，I4、I5之和为高电流；当和输出电流为高电流时，和值Sum为逻辑值2，当和输出电流为中间电流时，和值Sum为逻辑值1，当和输出电流为低电流时，和值Sum为逻辑值0，当进位输出电流为高电流时，进位值Cout为逻辑值2，当进位输出电流为中间电流时，进位值Cout为逻辑值1，当进位输出电流为低电流时，进位值Cout为逻辑值0；
(7)根据加数A和加数B取值的不同，三值加法器函数具有九个输出，分别为S0、S1、S2、S3、S4、S5、S6、S7、S8，其中Si＝(Sumi、Couti)，i＝0，1，2，…，8，Sumi为Si的和值Sum，Couti为Si的进位值Cout，S0为加数A取值为逻辑0，加数B取值为逻辑0时三值加法器函数的输出，S1为加数A取值为逻辑0，加数B取值为逻辑1时三值加法器函数的输出，S2为加数A取值为逻辑0，加数B取值为逻辑2时三值加法器函数的输出，S3为加数A取值为逻辑1，加数B取值为逻辑0时三值加法器函数的输出，S4为加数A取值为逻辑1，加数B取值为逻辑1时三值加法器函数的输出，S5为加数A取值为逻辑1，加数B取值为逻辑2时三值加法器函数的输出，S6为加数A取值为逻辑2，加数B取值为逻辑0时三值加法器函数的输出，S7为加数A取值为逻辑2，加数B取值为逻辑1时三值加法器函数的输出，S8为加数A取值为逻辑2，加数B取值为逻辑2时三值加法器函数的输出，S0＝(Sum0、Cout0)＝(0，0)，S1＝(Sum1、Cout1)＝(1，0)，S2＝(Sum2、Cout2)＝(2，0)，S3＝(Sum3、Cout3)＝(1，0)，S4＝(Sum4、Cout4)＝(2，0)，S5＝(Sum5、Cout5)＝(0，2)，S6＝(Sum6、Cout6)＝(2，0)，S7＝(Sum7、Cout7)＝(0，2)，S8＝(Sum8、Cout8)＝(1，2)；
(8)基于步骤(7)确定要实现的三值加法器函数的输出，按照步骤(6)进行操作，得到对应的和值Sum和进位值Cout，实现的三值加法器函数的输出。
所述的步骤(8)中实现三值加法器函数输出的具体方式为：
在加数A和加数B相加实现三值加法器函数的输出S0时，加数A和加数B均采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1从低阻态转变为高阻态；先让所述的硬件电路平台进入测试阶段后，将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、高阻态、高阻态、高阻态；I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为低电流，I4、I5之和为低电流，得到三值加法器输出S0的Sum0逻辑值为0，Cout逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S1时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V1，M1从低阻态转变为中间阻态；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为中间阻态、高阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为中间电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S1的Sum1逻辑值为1，Cout1逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S2时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持低阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2从高阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从中间阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为低阻态、高阻态、中间阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为高电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S2的Sum2逻辑值为2，Cout2逻辑值为0；
加数A和加数B相加实现S3输出时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2从低阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持中间阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5从高阻态转变为中间阻态，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从中间阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、中间阻态、低阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、中间电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S3的Sum3逻辑值为1，Cout3逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S4时，加数A和加数B均采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为-V1，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、高电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S4的Sum4逻辑值为2，Cout4逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S5时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、高阻态、低阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S5的Sum5输出逻辑值为0，Cout5输出逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S6时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4从低阻态转变为高阻态；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从低阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接Vth2，T2端接加数B，此时M6实际承受电压为Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、低阻态、高阻态、高阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、高电流、低电流、低电流，因此M1、M2和M3的输出电流之和为高电流，M4、M5的输出电流之和为低电流，得到三值加法器输出S6的Sum6输出逻辑值为2，Cout6输出逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S7时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、高电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S7的Sum7逻辑值为0，Cout7逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S8时，加数A和加数B均采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持低阻态不变，将M6的T1端接加数B，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、中间电流、高电流、高电流，因此I1、I2、I3之和为中间电流，I4、I5之和为高电流，得到三值加法器输出S8的Sum8逻辑值为1，Cout8逻辑值为2。
与现有技术相比，本发明的优点在于通过选取具有电致电阻转变和非易失性的忆阻器，根据忆阻器的阻值设定忆阻器的三个阻态，定义忆阻器的输入、输出以及写操作后忆阻器的输出，并采用半导体参数分析测试仪中分别对忆阻器施加正向扫描电压和负向扫描电压获取忆阻器阻态转换的阈值电压Vth1和Vth2，基于该阈值电压Vth1和Vth2确定忆阻器的输入的脉宽50毫秒的脉冲电压的幅值大小V1、V2以及恒定直流电压Vbase，然后根据三值加法器函数输出需求，在硬件平台处于测试阶段时，初始化忆阻器到相应阻态后，加载加数A、加数B、Vbase、Vth1或Vth2进行阻态调控，最后使硬件电路平台处于采集阶段后读取电流值，就能实现该三值加法器函数的输出，本发明的方法仅需要六个忆阻器配合半导体参数分析测试仪，就可以实现三值加法器函数，实现大幅减少器件数量，优化电路结构，简化操作方法，具有较小的电路面积，较低的电路功耗，较高的运行速度，能够提高处理器芯片性能及计算效率
附图说明
图1为本发明的基于忆阻器的三值加法器函数实现方法的忆阻器的结构图；
图2为本发明的基于忆阻器的三值加法器函数实现方法的忆阻器的电流-电压曲线图；
图3为本发明的基于忆阻器的三值加法器函数实现方法的忆阻器在不同阻态下施加不同正向扫描电压后阻态的转变情况；
图4为本发明的基于忆阻器的三值加法器函数实现方法的忆阻器在不同阻态下施加不同负向扫描电压后阻态的转变情况；
图5是本发明的基于忆阻器的三值加法器函数实现方法实现三值加法器函数的操作方法图；
图6为本发明的基于忆阻器的三值加法器函数实现方法的硬件电路平台在采集阶段的结构图；
图7为基于忆阻器的三值加法器函数实现方法的仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：一种基于忆阻器的三值加法器函数实现方法，包括以下步骤：
(1)选取具有电致电阻转变和非易失性的忆阻器，如图1所示，忆阻器具有按照从上到下顺序层叠的顶电极层、阻变介质层和底电极层三层结构，定义忆阻器的顶电极层为T1端，底电极层为T2端，根据忆阻器的阻值设定忆阻器的三个阻态，将其三个阻态分别记为高阻态HRS、中间阻态MRS和低阻态LRS，其中高阻态HRS的阻值范围为1000Ω～2000Ω，中间阻态MRS的阻值范围为500～600，低阻态LRS的阻值范围为300Ω～400Ω；
(2)定义步骤(1)中选取的忆阻器的输入和输出，具体为：
定义脉宽50毫秒的脉冲电压Vpulse，该脉冲电压Vpulse的幅值大小分别为0、V1或V2，其中V1＝2V2，将忆阻器T1端的电势记为VT1，将忆阻器T2端的电势记为VT2，忆阻器的输入电压VT为VT1-VT2，将忆阻器从高阻态转变为中间阻态的阈值电压记为Vth1，忆阻器从中间阻态转变为低阻态以及忆阻器从高阻态转变为低阻态的阈值电压记为Vth2，上述参数满足如下关系：Vbase<Vth1<V1<Vth2<V2，V1-Vbase<Vth1，V2-Vbase≥Vth2，其中，Vbase为设定的恒定直流电压；
忆阻器阻态为高阻态时，其输出为逻辑0，忆阻器阻态为中间阻态时，其输出为逻辑1，忆阻器阻态为低阻态时，其输出为逻辑2；
(3)取一个步骤(1)选取的忆阻器，将忆阻器的T2端接地，用半导体参数分析测试仪对忆阻器的T1端施加直流扫描电压，实时测量忆阻器阻态变化的电流-电压曲线图，具体过程为：
3-1在半导体参数分析测试仪中设置取值范围为1uA～1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加正向扫描电压，正向扫描电压范围为0到0.5V，半导体参数分析测试仪测出忆阻器从高阻态向中间阻态转变，再从中间阻态向低阻态转变的电流-电压曲线，记为曲线1；
3-2在半导体参数分析测试仪中设置取值1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加负向扫描电压，负向扫描电压范围为-0.5V到0，半导体参数分析测试仪测出忆阻器从低阻态向中间阻态转变，再从中间阻态向高阻态转变的电流-电压曲线，记为曲线2；
其中，阻器阻态变化的电流-电压曲线图图图2所示，图2中，set表示曲线1，reset表示曲线2；忆阻器在不同阻态下施加不同正向扫描电压后阻态的转变情况如图3所示，忆阻器在不同阻态下施加不同负向扫描电压后阻态的转变情况如图4所示；
(4)重复步骤3-1～步骤3-2两百次，此时通过半导体参数分析测试仪得到200条曲线1和200条曲线2，共400条电流-电压曲线，观察这400条电流-电压曲线，获取Vth1和Vth2的值，根据Vth1和Vth2的值和步骤2中需要满足的关系式，确定V1、V2和Vbase的取值；
(5)采用六个步骤(1)选取的忆阻器搭建硬件电路平台，将这六个忆阻器分别记为M1、M2、M3、M4、M5和M6，硬件电路平台具有测试阶段和采集阶段，当硬件电路平台在测试阶段时，M1、M2、M3、M4、M5和M6互不相连，相互独立，当硬件电路平台在采集阶段时，M1的T1端、M2的T1端和M6的T1端连接且其连接端为硬件电路平台的和电流信号输出端，硬件电路平台的和电流信号输出端接地，M3的T1端和M6的T2端连接，M4的T1端和M5的T1端连接且其连接端为硬件电路平台的进位电流信号输出端，硬件电路平台的进位电流信号输出端接地，如图6所示；将M1、M2、M3、M4和M5的输出电流分别记为I1、I2、I3、I4和I5，由于M6与M3串联，因此M6的输出电流也为I3，I1、I2和I3的和为硬件电路平台的和输出电流，与三值加法器函数的和值Sum对应，I4和I5的和为硬件电路平台的进位输出电流，与三值加法器函数的进位值Cout对应；
(6)将三值加法器函数的两个加数信号分别记为加数A和加数B，将加数A和加数B分别采用脉宽50毫秒的脉冲电压Vpulse来实现，当加数信号为0时，Vpulse的幅值电压为0V，当加数信号为1时，Vpulse的幅值电压为V1，当加数信号为2时，Vpulse的幅值电压为V2，先让硬件电路平台处于测试阶段，将M1、M2、M3、M4、M5和M6分别初始化为相应阻态后，通过在M1、M2、M3、M4、M5和M6的T1端和T2端先后加载加数A、加数B、Vbase、Vth1或Vth2，使M1、M2、M3、M4、M5和M6阻态发生改变，然后让M1、M2、M3、M4、M5和M6对应连接，使硬件电路平台处于采集阶段，此时读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，和输出电流等于M1的电流值I1、M2的电流值I2、M3与M6的电流值I3之和，进位输出电流等于M4的电流值I4、M5的电流值I5之和，，根据和输出电流来判断和值Sum，根据进位输出电流来判断进位值Cout，和值Sum和进位值Cout构成三值加法器函数的输出，其中，当M1为高阻态时，I1为低电流，M1为中间阻态时，I1为中间电流，M1为低阻态时，I1为高电流，当M2为高阻态时，I2为低电流，M2为中间阻态时，I2为中间电流，M2为低阻态时，I2为高电流，当M3和M6至少有一个为高阻态时，I3为低电流，M3和M6至少有一个为中间阻态且不存在高阻态时，I3为中间电流，当M3和M6均为低阻态时，I3为高电流，当M4为高阻态时，I4为低电流，M4为中间阻态时，I4为中间电流，M4为低阻态时，I4为高电流，当M5为高阻态时，I5为低电流，M5为中间阻态时，I5为中间电流，M5为低阻态时，I5为高电流，当I1、I2、I3全部为低电流时，I1、I2、I3之和为低电流；当I1、I2、I3中至少有一个为中间电流且没有高电流时，I1、I2、I3之和为中间电流；当I1、I2、I3中至少有一个为高电流时，I1、I2、I3之和为高电流，当I4、I5全部为低电流，I4、I5之和为低电流；当I4、I5中至少有一个为中间电流且不存在高电流，I4、I5之和为中间电流；当I4、I5中至少有一个为高电流，I4、I5之和为高电流；当和输出电流为高电流时，和值Sum为逻辑值2，当和输出电流为中间电流时，和值Sum为逻辑值1，当和输出电流为低电流时，和值Sum为逻辑值0，当进位输出电流为高电流时，进位值Cout为逻辑值2，当进位输出电流为中间电流时，进位值Cout为逻辑值1，当进位输出电流为低电流时，进位值Cout为逻辑值0；
(7)如图5所示，根据加数A和加数B取值的不同，三值加法器函数具有九个输出，分别为S0、S1、S2、S3、S4、S5、S6、S7、S8，其中Si＝(Sumi、Couti)，i＝0，1，2，…，8，Sumi为Si的和值Sum，Couti为Si的进位值Cout，S0为加数A取值为逻辑0，加数B取值为逻辑0时三值加法器函数的输出，S1为加数A取值为逻辑0，加数B取值为逻辑1时三值加法器函数的输出，S2为加数A取值为逻辑0，加数B取值为逻辑2时三值加法器函数的输出，S3为加数A取值为逻辑1，加数B取值为逻辑0时三值加法器函数的输出，S4为加数A取值为逻辑1，加数B取值为逻辑1时三值加法器函数的输出，S5为加数A取值为逻辑1，加数B取值为逻辑2时三值加法器函数的输出，S6为加数A取值为逻辑2，加数B取值为逻辑0时三值加法器函数的输出，S7为加数A取值为逻辑2，加数B取值为逻辑1时三值加法器函数的输出，S8为加数A取值为逻辑2，加数B取值为逻辑2时三值加法器函数的输出，S0＝(Sum0、Cout0)＝(0，0)，S1＝(Sum1、Cout1)＝(1，0)，S2＝(Sum2、Cout2)＝(2，0)，S3＝(Sum3、Cout3)＝(1，0)，S4＝(Sum4、Cout4)＝(2，0)，S5＝(Sum5、Cout5)＝(0，2)，S6＝(Sum6、Cout6)＝(2，0)，S7＝(Sum7、Cout7)＝(0，2)，S8＝(Sum8、Cout8)＝(1，2)；
(8)基于步骤(7)确定要实现的三值加法器函数的输出，按照步骤(6)进行操作，得到对应的和值Sum和进位值Cout，实现的三值加法器函数的输出。
本实施例中，步骤(8)中实现三值加法器函数输出的具体方式为：
在加数A和加数B相加实现三值加法器函数的输出S0时，加数A和加数B均采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1从低阻态转变为高阻态；先让硬件电路平台进入测试阶段后，将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、高阻态、高阻态、高阻态；I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为低电流，I4、I5之和为低电流，得到三值加法器输出S0的Sum0逻辑值为0，Cout逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S1时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V1，M1从低阻态转变为中间阻态；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为中间阻态、高阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为中间电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S1的Sum1逻辑值为1，Cout1逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S2时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持低阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2从高阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从中间阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为低阻态、高阻态、中间阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为高电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S2的Sum2逻辑值为2，Cout2逻辑值为0；
加数A和加数B相加实现S3输出时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2从低阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持中间阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5从高阻态转变为中间阻态，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从中间阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、中间阻态、低阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、中间电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S3的Sum3逻辑值为1，Cout3逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S4时，加数A和加数B均采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为-V1，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、高电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S4的Sum4逻辑值为2，Cout4逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S5时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、高阻态、低阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S5的Sum5输出逻辑值为0，Cout5输出逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S6时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4从低阻态转变为高阻态；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从低阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接Vth2，T2端接加数B，此时M6实际承受电压为Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持低阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、低阻态、高阻态、高阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、高电流、低电流、低电流，因此M1、M2和M3的输出电流之和为高电流，M4、M5的输出电流之和为低电流，得到三值加法器输出S6的Sum6输出逻辑值为2，Cout6输出逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S7时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持低阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、高电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S7的Sum7逻辑值为0，Cout7逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S8时，加数A和加数B均采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持低阻态不变，将M6的T1端接加数B，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6保持低阻态不变；然后让硬件电路平台处于采集阶段后，读取硬件电路平台的和电流信号输出端的和输出电流以及硬件电路平台的进位电流信号输出端的进位输出电流，此时M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、中间电流、高电流、高电流，因此I1、I2、I3之和为中间电流，I4、I5之和为高电流，得到三值加法器输出S8的Sum8逻辑值为1，Cout8逻辑值为2。
本发明的基于忆阻器的三值加法器函数实现方法在操作过程中忆阻器M1～M6的阻态变化、加数A和加数B对应的脉冲电压、和输出电流及进位输出电流的仿真图如7所示，其中脉冲电压0、V1、V2分别对应逻辑0、1、2，输出电流低电流、中间电流、高电流分别对应逻辑0、1、2，H、M、L分别表示高阻态、中间阻态、低阻态，分别对应逻辑0、1、2，第一列为忆阻器M1～M6初始阻态，第二列加数A对应的脉冲电压，第三列为加数A操作完成后忆阻器M1～M6的阻态输出，第四列为加数B对应的脉冲电压，第五列为加数B操作完成后忆阻器M1～M6的阻态输出，第六列为和输出电流对应的逻辑值，第七列为进位输出电流对应的逻辑值。分析图7可知：本发明所提出的操作方法能够完整实现三值加法器函数功能，通过施加加数A和加数B所对应的脉冲电压，改变M1～M6的阻态，最后读取ISum得到两个加数的和输出结果，读取ICout得到两个加数的进位输出结果。

Claims (2)

1.一种基于忆阻器的三值加法器函数实现方法，其特征在于包括以下步骤：
(1)选取具有电致电阻转变和非易失性的忆阻器，所述的忆阻器具有按照从上到下顺序层叠的顶电极层、阻变介质层和底电极层三层结构，定义忆阻器的顶电极层为T1端，底电极层为T2端，根据忆阻器的阻值设定忆阻器的三个阻态，将其三个阻态分别记为高阻态HRS、中间阻态MRS和低阻态LRS，其中高阻态HRS的阻值范围为1000Ω～2000Ω，中间阻态MRS的阻值范围为500～600，低阻态LRS的阻值范围为300Ω～400Ω；
(2)定义步骤(1)中选取的忆阻器的输入和输出，具体为：
定义脉宽50毫秒的脉冲电压Vpulse，该脉冲电压Vpulse的幅值大小分别为0、V1或V2，其中V1＝2V2，将忆阻器T1端的电势记为VT1，将忆阻器T2端的电势记为VT2，忆阻器的输入电压VT为VT1-VT2，将忆阻器从高阻态转变为中间阻态的阈值电压记为Vth1，忆阻器从中间阻态转变为低阻态以及忆阻器从高阻态转变为低阻态的阈值电压记为Vth2，上述参数满足如下关系：Vbase<Vth1<V1<Vth2<V2，V1-Vbase<Vth1，V2-Vbase≥Vth2，其中，Vbase为设定的恒定直流电压；
忆阻器阻态为高阻态时，其输出为逻辑0，忆阻器阻态为中间阻态时，其输出为逻辑1，忆阻器阻态为低阻态时，其输出为逻辑2；
(3)取一个步骤(1)选取的忆阻器，将忆阻器的T2端接地，用半导体参数分析测试仪对忆阻器的T1端施加直流扫描电压，实时测量忆阻器阻态变化的电流-电压曲线图，具体过程为：
3-1在半导体参数分析测试仪中设置取值范围为1uA～1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加正向扫描电压，正向扫描电压范围为0到0.5V，半导体参数分析测试仪测出忆阻器从高阻态向中间阻态转变，再从中间阻态向低阻态转变的电流-电压曲线，记为曲线1；
3-2在半导体参数分析测试仪中设置取值1mA的限制电流后，用半导体参数分析测试仪对忆阻器的T1端施加负向扫描电压，负向扫描电压范围为-0.5V到0，半导体参数分析测试仪测出忆阻器从低阻态向中间阻态转变，再从中间阻态向高阻态转变的电流-电压曲线，记为曲线2；
(4)重复步骤3-1～步骤3-2两百次，此时通过半导体参数分析测试仪得到200条曲线1和200条曲线2，共400条电流-电压曲线，观察这400条电流-电压曲线，获取Vth1和Vth2的值，根据Vth1和Vth2的值和步骤2中需要满足的关系式，确定V1、V2和Vbase的取值；
(5)采用六个步骤(1)选取的忆阻器搭建硬件电路平台，将这六个忆阻器分别记为M1、M2、M3、M4、M5和M6，所述的硬件电路平台具有测试阶段和采集阶段，当所述的硬件电路平台在测试阶段时，M1、M2、M3、M4、M5和M6互不相连，相互独立，当所述的硬件电路平台在采集阶段时，M1的T1端、M2的T1端和M6的T1端连接且其连接端为所述的硬件电路平台的和电流信号输出端，所述的硬件电路平台的和电流信号输出端接地，M3的T1端和M6的T2端连接，M4的T1端和M5的T1端连接且其连接端为所述的硬件电路平台的进位电流信号输出端，所述的硬件电路平台的进位电流信号输出端接地；将M1、M2、M3、M4和M5的输出电流分别记为I1、I2、I3、I4和I5，由于M6与M3串联，因此M6的输出电流也为I3，I1、I2和I3的和为所述的硬件电路平台的和输出电流，与三值加法器函数的和值Sum对应，I4和I5的和为所述的硬件电路平台的进位输出电流，与三值加法器函数的进位值Cout对应；
(6)将三值加法器函数的两个加数信号分别记为加数A和加数B，将加数A和加数B分别采用脉宽50毫秒的脉冲电压Vpulse来实现，当加数信号为0时，Vpulse的幅值电压为0V，当加数信号为1时，Vpulse的幅值电压为V1，当加数信号为2时，Vpulse的幅值电压为V2，先让所述的硬件电路平台处于测试阶段，将M1、M2、M3、M4、M5和M6分别初始化为相应阻态后，通过在M1、M2、M3、M4、M5和M6的T1端和T2端先后加载加数A、加数B、Vbase、Vth1或Vth2，使M1、M2、M3、M4、M5和M6阻态发生改变，然后让M1、M2、M3、M4、M5和M6对应连接，使所述的硬件电路平台处于采集阶段，此时读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，和输出电流等于M1的电流值I1、M2的电流值I2、M3与M6的电流值I3之和，进位输出电流等于M4的电流值I4、M5的电流值I5之和，，根据和输出电流来判断和值Sum，根据进位输出电流来判断进位值Cout，和值Sum和进位值Cout构成三值加法器函数的输出，其中，当M1为高阻态时，I1为低电流，M1为中间阻态时，I1为中间电流，M1为低阻态时，I1为高电流，当M2为高阻态时，I2为低电流，M2为中间阻态时，I2为中间电流，M2为低阻态时，I2为高电流，当M3和M6至少有一个为高阻态时，I3为低电流，M3和M6至少有一个为中间阻态且不存在高阻态时，I3为中间电流，当M3和M6均为低阻态时，I3为高电流，当M4为高阻态时，I4为低电流，M4为中间阻态时，I4为中间电流，M4为低阻态时，I4为高电流，当M5为高阻态时，I5为低电流，M5为中间阻态时，I5为中间电流，M5为低阻态时，I5为高电流，当I1、I2、I3全部为低电流时，I1、I2、I3之和为低电流；当I1、I2、I3中至少有一个为中间电流且没有高电流时，I1、I2、I3之和为中间电流；当I1、I2、I3中至少有一个为高电流时，I1、I2、I3之和为高电流，当I4、I5全部为低电流，I4、I5之和为低电流；当I4、I5中至少有一个为中间电流且不存在高电流，I4、I5之和为中间电流；当I4、I5中至少有一个为高电流，I4、I5之和为高电流；当和输出电流为高电流时，和值Sum为逻辑值2，当和输出电流为中间电流时，和值Sum为逻辑值1，当和输出电流为低电流时，和值Sum为逻辑值0，当进位输出电流为高电流时，进位值Cout为逻辑值2，当进位输出电流为中间电流时，进位值Cout为逻辑值1，当进位输出电流为低电流时，进位值Cout为逻辑值0；
(7)根据加数A和加数B取值的不同，三值加法器函数具有九个输出，分别为S0、S1、S2、S3、S4、S5、S6、S7、S8，其中Si＝(Sumi、Couti)，i＝0，1，2，…，8，Sumi为Si的和值Sum，Couti为Si的进位值Cout，S0为加数A取值为逻辑0，加数B取值为逻辑0时三值加法器函数的输出，S1为加数A取值为逻辑0，加数B取值为逻辑1时三值加法器函数的输出，S2为加数A取值为逻辑0，加数B取值为逻辑2时三值加法器函数的输出，S3为加数A取值为逻辑1，加数B取值为逻辑0时三值加法器函数的输出，S4为加数A取值为逻辑1，加数B取值为逻辑1时三值加法器函数的输出，S5为加数A取值为逻辑1，加数B取值为逻辑2时三值加法器函数的输出，S6为加数A取值为逻辑2，加数B取值为逻辑0时三值加法器函数的输出，S7为加数A取值为逻辑2，加数B取值为逻辑1时三值加法器函数的输出，S8为加数A取值为逻辑2，加数B取值为逻辑2时三值加法器函数的输出，S0＝(Sum0、Cout0)＝(0，0)，S1＝(Sum1、Cout1)＝(1，0)，S2＝(Sum2、Cout2)＝(2，0)，S3＝(Sum3、Cout3)＝(1，0)，S4＝(Sum4、Cout4)＝(2，0)，S5＝(Sum5、Cout5)＝(0，2)，S6＝(Sum6、Cout6)＝(2，0)，S7＝(Sum7、Cout7)＝(0，2)，S8＝(Sum8、Cout8)＝(1，2)；
(8)基于步骤(7)确定要实现的三值加法器函数的输出，按照步骤(6)进行操作，得到对应的和值Sum和进位值Cout，实现的三值加法器函数的输出。
2.根据权利要求1所述的一种基于忆阻器的三值加法器函数实现方法，其特征在于所述的步骤(8)中实现三值加法器函数输出的具体方式为：
在加数A和加数B相加实现三值加法器函数的输出S0时，加数A和加数B均采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1从低阻态转变为高阻态；先让所述的硬件电路平台进入测试阶段后，将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、高阻态、高阻态、高阻态；I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为低电流，I4、I5之和为低电流，得到三值加法器输出S0的Sum0逻辑值为0，Cout逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S1时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V1，M1从低阻态转变为中间阻态；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为中间阻态、高阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为中间电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S1的Sum1逻辑值为1，Cout1逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S2时，加数A采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2，M1从高阻态转变为低阻态，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持低阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为-Vth2，M2从低阻态转变为高阻态，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase，M2保持高阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2从高阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从中间阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为0V，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为低阻态、高阻态、中间阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为高电流、低电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S2的Sum2逻辑值为2，Cout2逻辑值为0；
加数A和加数B相加实现S3输出时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2从低阻态转变为中间阻态，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持中间阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5从高阻态转变为中间阻态，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从中间阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、中间阻态、低阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、中间电流、低电流、低电流、低电流，因此I1、I2、I3之和为中间电流，I4、I5之和为低电流，得到三值加法器输出S3的Sum3逻辑值为1，Cout3逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S4时，加数A和加数B均采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持高阻态不变；将M5的T1端接0V，T2端接加数A，此时M5实际承受电压为-V1，M5保持高阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持高阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、低阻态、高阻态、高阻态、高阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、高电流、低电流、低电流、低电流，因此I1、I2、I3之和为高电流，I4、I5之和为低电流，得到三值加法器输出S4的Sum4逻辑值为2，Cout4逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S5时，加数A采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V1，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V1-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V1，M2保持低阻态不变，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V1-Vbase，M4保持高阻态不变，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持高阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V1，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V1-Vbase，M6保持高阻态不变，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持高阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V2，M6保持高阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、高阻态、低阻态、高阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、低电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S5的Sum5输出逻辑值为0，Cout5输出逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S6时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为0V，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为-V1，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2，M3从高阻态转变为低阻态；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为-Vth2，M4从低阻态转变为高阻态；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为-Vth2，M5从低阻态转变为高阻态；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接Vth2，T2端接加数B，此时M6实际承受电压为Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、低阻态、高阻态、高阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、高电流、低电流、低电流，因此M1、M2和M3的输出电流之和为高电流，M4、M5的输出电流之和为低电流，得到三值加法器输出S6的Sum6输出逻辑值为2，Cout6输出逻辑值为0；
加数A和加数B相加实现三值加法器函数的输出S7时，加数A采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现，加数B采用幅值为V1，脉宽50毫秒的脉冲电压Vpulse实现，将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为V1-V2，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V1-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V1，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为0V，M3保持高阻态不变，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V1，M3保持高阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V1-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V1-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V1-Vth2，M6保持低阻态不变，将M6的T1端接Vbase，T2端接加数B，此时M6实际承受电压为Vbase-V1，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时，M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、高阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、低电流、高电流、高电流，因此I1、I2、I3之和为低电流，I4、I5之和为高电流，得到三值加法器输出S7的Sum7逻辑值为0，Cout7逻辑值为2；
加数A和加数B相加实现三值加法器函数的输出S8时，加数A和加数B均采用幅值为V2，脉宽50毫秒的脉冲电压Vpulse实现将M1、M2、M3、M4、M5和M6分别初始化为高阻态、低阻态、高阻态、高阻态、低阻态、高阻态，先让所述的硬件电路平台处于测试阶段，将M1的T1端接Vth2，T2端接加数A，此时M1实际承受电压为Vth2-V2，M1保持高阻态不变，再将M1的T1端接加数B，T2端接V2，此时M1实际承受电压为0V，M1保持高阻态不变；将M2的T1端接加数A，T2端接Vth2，此时M2实际承受电压为V2-Vth2，M2保持低阻态不变，再将M2的T1端接Vbase，T2端接加数A，此时M2实际承受电压为Vbase-V2，M2从低阻态转变为高阻态，再将M2的T1端接加数B，T2端接Vth1，此时M2实际承受电压为V2-Vth1，M2保持高阻态不变，再将M2的T1端接Vbase，T2端接加数B，此时M2实际承受电压为Vbase-V2，M2保持高阻态不变；将M3的T1端接0V，T2端接加数A，此时M3实际承受电压为-V2，M3保持高阻态不变，将M3的T1端接加数B，T2端接V1，此时M3实际承受电压为V2-V1，M3从高阻态转变为中间阻态，将M3的T1端接Vth2，T2端接加数B，此时M3实际承受电压为Vth2-V2，M3保持中间阻态不变；将M4的T1端接加数A，T2端接Vbase，此时M4实际承受电压为V2-Vbase，M4从高阻态转变为低阻态，将M4的T1端接加数B，T2端接Vth2，此时M4实际承受电压为V2-Vth2，M4保持低阻态不变；将M5的T1端接加数A，T2端接0V，此时M5实际承受电压为V2，M5保持低阻态不变，将M5的T1端接加数B，T2端接Vth2，此时M5实际承受电压为V2-Vth2，M5保持低阻态不变；将M6的T1端接加数A，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6从高阻态转变为低阻态，将M6的T1端接加数B，T2端接Vth2，此时M6实际承受电压为V2-Vth2，M6保持低阻态不变，将M6的T1端接加数B，T2端接Vbase，此时M6实际承受电压为V2-Vbase，M6保持低阻态不变；然后让所述的硬件电路平台处于采集阶段后，读取所述的硬件电路平台的和电流信号输出端的和输出电流以及所述的硬件电路平台的进位电流信号输出端的进位输出电流，此时M1、M2、M3、M4、M5和M6的阻态分别为高阻态、高阻态、中间阻态、低阻态、低阻态、低阻态，I1、I2、I3、I4、I5分别为低电流、低电流、中间电流、高电流、高电流，因此I1、I2、I3之和为中间电流，I4、I5之和为高电流，得到三值加法器输出S8的Sum8逻辑值为1，Cout8逻辑值为2。
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