CN114038878A - 发光组件、显示屏及发光组件的制作方法 - Google Patents

发光组件、显示屏及发光组件的制作方法 Download PDF

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Abstract

本发明涉及一种发光组件、显示屏及发光组件的制作方法，其中，发光组件中的第二导电层为透光层，其将绝缘保护层和各半导体序列的顶面覆盖，并在第二导电层上设有第三导电层，该第三导电层的电阻小于第二导电层的电阻，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层；该第三导电层与第二导电层在电路连接关系上呈并联连接，使得二者并联后的总电阻，小于与第二导电层和第三导电层叠加后同等厚度的第二导电层的电阻，从而降低各半导体序列形成的发光芯片的电压，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层，因此又能保证出光效率。

Description

发光组件、显示屏及发光组件的制作方法
技术领域
本发明涉及发光芯片领域，尤其涉及一种发光组件、显示屏及发光组件的制作方法。
背景技术
Micro LED(Micro Light-Emitting Diode，微小发光二极管)技术是LED微缩化和矩阵化技术，它是Mini LED的终极发展形态，也是下一代的革命性显示技术。Micro LED芯片的尺寸为1微米至10微米，与OLED(Organic Light-Emitting Diode，有机发光半导体)一样能够实现每个像素单独定址，单独驱动发光。Micro LED技术优势在于低功耗，高亮度，超高分辨率与色彩饱和度，相应速度快，寿命长等优点。
目前，芯片阵列的制程，例如垂直红光芯片阵列的制程包括，将发光芯片的外延层同硅基衬底进行金属键合Bonding，由于硅基导电，故可以作为芯片阵列的P电极；然后进行外延层的衬底移除，漏出N面磷化铝镓铟AlGaInP，然后再进行像素隔离，钝化层及沉积氧化铟锡ITO层作为共N极,从而得到芯片阵列。在得到的芯片阵列中，为了提升芯片的出光效率(即光透过率)将ITO层的厚度设置较小时，则其电阻较高，导致芯片电压偏高；如果为了降低芯片电压而将ITO层的厚度设置较大时，则会导致芯片的出光效率变低，影响芯片亮度。
因此，如何降低芯片阵列的芯片电压的同时，保证芯片的出光效率是目前亟需解决的问题。
发明内容
鉴于上述现有技术的不足，本发明的目的在于提供一种发光组件、显示屏及发光组件的制作方法，旨在解决相关技术中，如何降低芯片阵列的芯片电压的同时，保证芯片的出光效率问题。
本发明提供一种发光组件，包括：
衬底；
设于所述衬底上的第一导电层；
设于所述第一导电层上、且相互分离的多颗半导体序列，各所述半导体序列的顶面远离所述第一导电层，各所述半导体序列的第一半导体层与所述第一导电层电连接；
设于所述第一导电层上，至少将各所述半导体序列的侧面覆盖的绝缘保护层，各所述半导体序列的顶面的至少一部分外露于所述绝缘保护层；
设于所述绝缘保护层上，将所述绝缘保护层和各所述半导体序列的顶面覆盖的第二导电层，所述第二导电层为透光层，各所述半导体序列的第二半导体层与所述第二导电层电连接；
设于所述第二导电层上的第三导电层，所述第三导电层的电阻小于所述第二半导体层的电阻，所述第二导电层覆盖各所述半导体序列的顶面的第一区域外露于所述第三导电层。
上述发光组件中的第二导电层为透光层，其将绝缘保护层和各半导体序列的顶面覆盖，并在第二导电层上设有第三导电层，该第三导电层的电阻小于第二导电层的电阻，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层；该第三导电层与第二导电层在电路连接关系上呈并联连接，使得二者并联后的总电阻，小于与第二导电层和第三导电层叠加后同等厚度的第二导电层的电阻，从而降低各半导体序列形成的发光芯片的电压，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层，因此又能保证出光效率。
可选地，所述第三导电层可为遮光层，所述第三导电层靠近各所述半导体序列的第二区域的顶面至所述衬底的距离，大于所述第二导电层的所述第一区域的顶面至所述衬底的距离。从而使得各相邻的半导体序列被第三导电层的低于区域隔离，而第三导电层为遮光层，因此可以避免相邻半导体序列之间出现光窜扰的情况，提升显示或照明效果。
基于同样的发明构思，本发明还提供一种显示屏，包括驱动模组和如上所述的发光组件，所述驱动模组与所述发光组件电连接。
上述显示屏采用的发光组件，其芯片电压更低，出光效率能得到有效的保证，因此使得该显示屏的质量更为稳定，功耗低和显示效果更好。
基于同样的发明构思，本发明还提供一种如上所述的发光组件的制作方法，包括:
将外延层通过所述第一导电层键合于所述衬底上；
对所述外延层进行蚀刻处理得到所述多颗半导体序列；
在所述第一导电层上形成所述绝缘保护层；
在所述绝缘保护层上形成所述第二导电层；
在所述第二导电层上形成所述第三导电层。
上述发光组件的制作方法，制作过程简单、高效，且制得的发光组件中的第二导电层上设有电阻更小的第三导电层，使得二者并联后的总电阻小于第二导电层的电阻，从而降低各半导体序列形成的发光芯片的电压，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层，因此又能保证出光效率。
附图说明
图1为现有芯片阵列结构示意图；
图2本发明实施例提供的发光组件结构示意图一；
图3本发明实施例提供的发光组件结构示意图二；
图4本发明实施例提供的发光组件结构示意图三；
图5本发明实施例提供的发光组件结构示意图四；
图6本发明实施例提供的发光组件结构示意图五；
图7本发明实施例提供的发光组件结构示意图六；
图8为本发明实施例提供的发光组件的等同电路示意图；
图9为本发明另一可选实施例提供的发光组件的制作方法流程示意图；
图10为本发明另一可选实施例提供的发光组件的制作过程示意图；
附图标记说明：
10-硅衬底，11-金属键合层，12-钝化层，13-ITO层，14、24-半导体序列，15-N电极，16-P电极，20-衬底，21-第一导电层，22-绝缘保护层，23-第二导电层，231-第一区域，25-第二电极，26-第一电极，27-第三导电层，271-第二区域，272-第二区域朝向半导体序列的侧面的一面，31-生长基板，32-外延层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
相关技术中，芯片阵列的制程,例如垂直红光芯片阵列的制程包括，将发光芯片的外延层同硅基衬底进行金属bonding，由于硅基导电，故可以作为芯片阵列的P电极；然后进行外延层的衬底移除，漏出N面磷化铝镓铟AlGaInP，然后再进行像素隔离，钝化层及沉积氧化铟锡ITO层作为共N极，从而得到芯片阵列。制得的芯片阵列中的其中一个芯片参见图1所示，其包括硅衬底10，金属键合层11，设于金属键合层11上的半导体序列14，在金属键合层11上制得的P电极16，采用二氧化硅等材质制得的钝化层12，位于钝化层12上的ITO层13，在ITO层13上制得的N电极15。其中，为了提升芯片的出光效率(即光透过率)将ITO层13的厚度设置较小时，则其电阻较高，导致芯片电压偏高；如果为了降低芯片电压而将ITO层13的厚度设置较大时，则会导致芯片的出光效率变低，影响芯片亮度。
基于此，本发明希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
本实施例提供了一种发光组件，该发光组件可应用于但不限于制作显示屏或照明装置，其包括但不限于衬底、第一导电层、绝缘保护层、第二导电层、第三导电层，为了便于理解，下面分别对以上各层进行示例说明。
本实施例中衬底的材质、形状和尺寸可以灵活设置。例如，一些示例中，该衬底可采用导电材质，也可采用绝缘材质，也即非导电材质。例如一些应用场景中，衬底可以采用圆形或矩形衬底等，且衬底可以采用但不限于硅基衬底。
第一导电层设于衬底上。本实施例中第一导电层的材质也可灵活选用，例如可以选用但不限于金属层，且该金属层的材质可以选用但不限于金Au、金锡共晶AuSn、金铟共AuIn晶等。且在本实施例中，第一导电层可以将衬底全部覆盖，也可仅不将其完全覆盖，例如不覆盖衬底边缘区域。
第一导电层上设有相互分离的多颗半导体序列(本实施例中的半导体序列为发光叠层，该发光叠层可至少包括第一半导体层、有源层和第二半导体层)，各半导体序列的顶面远离第一导电层，底面设置于第一导电层上。各半导体序列的第一半导体层与第一导电层电连接。在本实施例的一些示例中，各半导体序列的第一半导体层靠近第一导电层设置，例如第一半导体层可直接设置于第一导电层上，也可通过半导体序列的具有导电性能的其他层与第一导电层电连接。本实施例中各半导体序列还包括第二半导体层，第二半导体层远离第一导电层设置，也即位于第一半导体层之上，半导体序列的有源层则设置于第一半导体层和第二半导体层之间。当然，应当理解的是，本实施例中的半导体序列还可根据需求包括其他的层结构，在此不再一一赘述。
在本实施例的一些示例中，在第一导电层上设置的半导体序列的颗数可根据应用需求灵活设置，且各半导体序列在第一导电层上的分布方式也可灵活设置，例如可按一定的规律进行分布，比如呈矩阵分布、交错分布等；也可不按规律分布，例如随机分布或按需求进行其他的灵活分布等。
应当理解的是，本实施例中的半导体序列可用于制作微米级发光芯片，例如MiniLED芯片或Micro LED芯片，也可用于制作大于50微米的普通尺寸的LED芯片或大尺寸的LED芯片。且该半导体序列可用于制作但不限于倒装发光芯片、垂直发光芯片或正装发光芯片。为了便于理解，本实施例后续以垂直发光芯片为示例进行说明。且本实施例中半导体序列发出的光的颜色可以根据需求灵活设置，例如可以包括但不限于红色、蓝色和绿色中的至少一种。比如，在一些应用场景中，第一导电层上的各半导体序列发出的光的颜色相同，都为红色、蓝色或绿色等。在另一些应用场景中，第一导电层上的半导体序列中，其中一部分发出的光为红色、蓝色和绿色中的一种，另一部分发出的光为红色、蓝色和绿色中的另一种，甚至还可根据需求设置其中的一部分半导体序列发出的光的颜色为红色、蓝色和绿色中剩下的一种，不同颜色的半导体序列可为从不同生长基板上的所转移过来的外延层制得。
绝缘保护层设于第一导电层上，绝缘保护层至少将各半导体序列的侧面全部覆盖，而各半导体序列的顶面的至少一部分外露于绝缘保护层。本实施例中的绝缘层保护层可以对各半导体序列形成保护，包括但不限于防水、防尘、放水气以及绝缘保护等，提升半导体序列的防护性能和可靠性。本实施例中绝缘保护层的材质也可灵活选用，例如可选用但不限于二氧化硅SiO2、氮化硅SiN等。本实施例中，绝缘保护层可以设置为透光，也可根据需求选择性的设置为不透光。本实施例中，各半导体序列的顶面的至少一部分外露于绝缘保护层，以便于后续第二导电层的制作和与第二导电层形成电连接。
第二导电层设于绝缘保护层上，第二导电层为透光层，第二导电层将绝缘保护层和各半导体序列的顶面覆盖，各半导体序列的第二半导体层与第二导电层电连接；例如，在一些示例中，第二半导体层可作为半导体序列的顶面直接与第二导电层接触形成电连接，第二半导体层也可通过设置于其上的其他导电层与第二导电层形成电连接。本实施例中的第二导电层的材质也可灵活选用，例如可采用但不限于ITO层。
第三导电层设置于第二导电层上，本实施例中第三导电层的电阻小于第二半导体层的电阻，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层。该第三导电层与第二导电层在电路连接关系上呈并联连接，使得二者并联后的总电阻，小于与第二导电层和第三导电层叠加后同等厚度的第二导电层的电阻，从而在相同厚度下，可降低各半导体序列形成的发光芯片的电压，且第二导电层既能设置的更薄，其覆盖各半导体序列的顶面的第一区域也外露于第三导电层，因此还能进一步提升其出光效率。例如，相对于图1中的ITO层13，在其厚度与本实施例中的第二导电层和第三导电层叠加后同等厚度情况下，其电阻远大于第三导电层与第二导电层并联后的总电阻，而单独的第二导电层的厚度又小于ITO层13，因此本实施例中的层叠设置的第三导电层与第二导电层既能降低芯片电压，又能提升出光效率。
在本实施例的一些示例中，第二导电层的电阻值可为但不限于30欧至40欧，例如第二导电层为ITO层时，其电阻值就为于30欧至40欧，当然第二导电层也可采用其他导电材质等同替换，在此不再赘述。在本示例中，第三导电层的电阻值为5欧至7欧。第三导电层的材质在满足小于其电阻值小于第二导电层的电阻值或在5欧至7欧内灵活设置，例如在一些应用场景中，第三导电层可以采用但不限于金属层，该金属层的材质可以选用但不限于金Au、银Ag、铜Cu等中的至少一种，在此不再一一赘述。
为了便于理解，本实施例下面结合附图中所示的发光组件示例进行进一步说明。
一种发光组件示例参见图2所示，该发光组件包括：衬底20，设置于衬底20上的第一导电层21，设置于第一导电层21上的若干半导体序列24，设置于第一导电层21上，将第一导电层21和各半导体序列24的侧面全部覆盖的绝缘保护层22。在图2中，绝缘保护层22还将各半导体序列24顶面的一部分覆盖，当然，在另一些应用场景中，绝缘保护层22也可完全不覆盖各半导体序列24的顶面，也即各半导体序列24的顶面可完全裸露于绝缘保护层22。当然，在有一些应用场景中，也可设置其中一部分半导体序列24的顶面完全裸露于绝缘保护层22，另一部分半导体序列24的顶面仅有一部分裸露于绝缘保护层22，具体可根据应用需求灵活设置。
参见图2所示，发光组件还包括设于绝缘保护层22上，将绝缘保护层22和各半导体序列24的顶面覆盖的第二导电层23，第二导电层23可采用但不限于ITO层，第二导电层23与各半导体序列24顶面裸露于绝缘保护层22的区域直接接触，以与各半导体序列24的第二半导体层接触。本实施例中，第二半导体层可以为N型半导体层，第一半导体层为P型半导体层，或第二半导体层可以为P型半导体层，第一半导体层为N型半导体层，具体可根据应用需求灵活设置。
参见图2所示，发光组件还包括设置于第二导电层23上的第三导电层27，第三导电层27的电阻小于第二导电层23的电阻，且第二导电层23覆盖各半导体序列的顶面的第一区域231外露于第三导电层27。其中，发光组件还包括分别设置于第一导电层21上的第一电极26和设置于第二导电层23上的第二电极25。在图2所示的示例中，各半导体序列24共用一个第一电极26和第二电极25。当然，在另一些应用示例中，第一电极25和第二电极26设置的个数可以根据需求设置为2个或2个以上，在此不再赘述。
本实施例中，第三导电层27与第二导电层23在电路连接关系上呈并联连接，参见图8所示的等同电路，其中A和B分别为第一电极26和第二电极25，R1等同于第二导电层23的电阻，R2等同于第三导电层27的电阻，明显的，第二导电层23和第三导电层27的并联使得二者并联后的总电阻，小于与第二导电层23和第三导电层27叠加后同等厚度的第二导电层的电阻，从而在相同厚度下，可降低各半导体序列形成的发光芯片的电压，且第二导电层既能设置的更薄，其覆盖各半导体序列的顶面的第一区域也外露于第三导电层，因此还能进一步提升其出光效率。
在本实施例的一些示例中，可设置第三导电层27也为透光材质，此时第三导电层27也可将第二导电层23覆盖各半导体序列的顶面的第一区域231覆盖。
参见图7所示，各半导体序列24在第一导电层21上呈阵列分布。当然，其具体分布方式也可根据需求灵活设置。各半导体序列24共用一个第一电极26和第二电极25。
在本实施例的另一些示例中，为了避免相邻半导体序列24之间出现窜光的情况，提升照明或显示效果。可设置第三导电层为遮光层，也即可为非透光层，且设置第三导电层靠近各半导体序列的第二区域的顶面至衬底的距离L1，大于等于第二导电层的第一区域的顶面至衬底的距离L2，从而利用第三导电层位于各相邻半导体序列之间的第二区域形成挡光墙，对相邻半导体序列之间的光进行遮挡，避免出现窜扰的情况发生。
例如，一种应用场景所示的发光组件参见图3和图4所示，其中的第三导电层27为遮光层，第三导电层27靠近各半导体序列24的第二区域271的顶面至衬底20的距离L1，大于等于第二导电层23的第一区域231的顶面至衬底20的距离L2，从而利用第三导电层27位于各相邻半导体序列24之间的第二区域271形成挡光墙，对相邻半导体序列24之间的光进行遮挡，避免出现窜扰的情况发生。其中，图3与图4所示的发光组件的区别在于，图3中相邻半导体序列24之间具有两个第二区域271，而图4中相邻半导体序列24之间具有一个第二区域271。
在本实施例的一些应用场景中，为了进一步提升半导体序列的出光效率，还可设置第三导电层的第二区域朝向半导体序列的侧面的一面为反光面，也即为反射面，从而将半导体序列所发出的光反射去除，提升出光效率。此时，位于各半导体序列周围的第三导电层的第二区域则形成了各半导体序列的碗杯，也可称之为反射杯。其中一种示例的碗杯形状参见图3和图4所示。
在本实施例的又一示例中，为了进一步提升反射效率，还可设置反射杯的侧面为斜面，也即设置第三导电层的第二区域朝向半导体序列的侧面的一面为倾斜反光面。且该倾斜反光面的倾斜角度可根据需求灵活设置，例如可设置为但不限于50°至70°，例如具体可设置为50°、55°、60°、65°或70°等。例如，一种应用示例所示的发光组件参见图4所示，在图4中，第三导电层的第二区域朝向半导体序列的侧面的一面272为倾斜反光面，其倾斜角度为50°或55°。在图4中，第二电极25设置于第二导电层23上，且与第三导电层27一体成型。当然，第二电极25也可不与第三导电层27一体成型，参见图5所示。另外，图5与图4所示相比的区别还在于，相邻半导体序列24之间具有两个第二区域271。图6与图5所示的主要区别在于，图6中第二电极25设置于第二导电层23上，且与第三导电层27一体成型。
在本实施例的又一些示例中，为了提升发光组件的集成度和功能，还可在衬底20上集成但不限于驱动电路，该驱动电路可与发光组件的第一电极和第二电极分别电连接，从而对发光组件进行驱动控制。当然，在本实施例的一些示例中，衬底20上集成的驱动电路可以替换为其他电路，或在衬底20上同时集成其他电路，具体根据应用需求设置，在此对其不做限制。
可见，在本实施例中，衬底上还可集成驱动电路或其他电路，从而使得发光组件可直接作为显示面板或照明器件，且其第二导电层上设有电阻更小的第三导电层，使得二者并联后的总电阻，小于与第二导电层和第三导电层叠加后同等厚度的第二导电层的电阻，从而降低各半导体序列形成的发光芯片的电压，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层，因此又能提升出光效率。
另一可选实施例：
为了便于理解，本实施例下面对上述实施例所示的发光组件的制作方法进行示例说明，参见图9所示，其包括但不限于:
S901：将外延层通第一导电层键合于衬底上。
该步骤中，将生长于生长基板上的外延层直接通过第一导电层键合于衬底上，也即在转移外延层的过程中生长第一导电层，既能简化工艺，又能提升效率，降低成本。将外延层转移至衬底上后，将生长基板去除。
S902：对衬底上的外延层进行蚀刻处理得到多颗半导体序列。
本实施例中对外延层蚀刻处理的方式可以采用但不限于干法蚀刻或其他蚀刻方式，在此不再赘述。
S903：在第一导电层上形成绝缘保护层。
本实施例中在第一导电层上形成绝缘保护层的方式可采用但不限于沉积方式。
S904：在绝缘保护层上形成第二导电层。
S905：在第二导电层上形成第三导电层。
本实施例中形成第二导电层和第三导电层的方式可采用但不限于蒸镀方式。
在一些示例中，可在上述S902之后的任意一个步骤，在第一导电层上形成第一电极。在一些示例中，可单独再第二导电层上形成第二电极，第二电极也可直接利用第三导电层形成。
为了便于理解，下面结合图10所示的一种制作示例进行说明，参见图10所示，其包括但不限于：
S1001：利用但不限于键合机台将生长基板31(例如可为但不限于GaAs衬底)上的外延层32(例如红光外延层)与衬底20(例如硅衬底)通过第一导电层21进行键合，完成外延层32的转移。本示例中第一导电层21成分为Au/Au键合，或者AuSn/AuIn键合等，第一导电层21厚度可为但不限于5000A至1um。
S1002：通过湿化学方法去除生长基板31。例如可利用但不限于NH3.H2O和H2O2的混合溶液同GaAs反应，以达到去除GaAs的目的
S1003：利用但不限于ICP刻蚀机台，通过干法蚀刻的方式对外延层32进行蚀刻，得到多颗半导体序列24。
S1004：利用但不限于PECVD机台，沉积绝缘保护层22。绝缘保护层22可以为SiO2，SiN等绝缘材料，绝缘保护层22的厚度可为但不限于3000A至5000A。
S1005：利用但不限于ICP机台，进行绝缘保护层22的顶面开孔，使得半导体序列24的顶面至少部分露出。
S1006：利用但不限于E-gun机台蒸镀第二导电层23(例如ITO层)，形成共N极，第二导电层23的厚度可为但不限于1000A至3000A。
S1007：利用但不限于曝光机及电子束蒸镀机台，完成第三导电层27的制作，其中，第三导电层27所形成的反射杯的角度可为但不限于50°至70°，高度L1可为但不限于1.5微米至3微米。
可见，上述发光组件的制作方法，制作过程简单、高效，且制得的发光组件中的第二导电层上设有电阻更小的第三导电层，使得二者并联后的总电阻小于第二导电层的电阻，从而降低各半导体序列形成的发光芯片的电压，且第二导电层覆盖各半导体序列的顶面的第一区域外露于第三导电层，因此又能保证出光效率。
本实施例还提供了一种显示屏，其可为柔性显示屏，也可为刚性显示屏，且其可为规则形状的显示屏，例如矩形、圆形、椭圆形等，也可为异形显示屏。其包括驱动模组和以及如上各示例所示的发光组件，驱动模组用于驱动控制该发光组件。应当理解的是，本实施例中的显示屏可以应用于各种电子设备，例如显示器、电脑、手机、智能手表、车载设备、VR设备、广告牌等。该显示屏制作效率更高，成本更低，良品率更好，出光效率更高且显示效果更好。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种发光组件，其特征在于，包括：
衬底；
设于所述衬底上的第一导电层；
设于所述第一导电层上、且相互分离的多颗半导体序列，各所述半导体序列的顶面远离所述第一导电层，各所述半导体序列的第一半导体层与所述第一导电层电连接；
设于所述第一导电层上，至少将各所述半导体序列的侧面覆盖的绝缘保护层，各所述半导体序列的顶面的至少一部分外露于所述绝缘保护层；
设于所述绝缘保护层上，将所述绝缘保护层和各所述半导体序列的顶面覆盖的第二导电层，所述第二导电层为透光层，各所述半导体序列的第二半导体层与所述第二导电层电连接；
设于所述第二导电层上的第三导电层，所述第三导电层的电阻小于所述第二半导体层的电阻，所述第二导电层覆盖各所述半导体序列的顶面的第一区域外露于所述第三导电层。
2.如权利要求1所述的发光组件，其特征在于，所述第三导电层为金属层。
3.如权利要求1所述的发光组件，其特征在于，所述第二导电层的电阻值为30欧至40欧，所述第三导电层的电阻值为5欧至7欧。
4.如权利要求1-3任一项所述的发光组件，其特征在于，所述第二导电层为氧化铟锡层。
5.如权利要求1-3任一项所述的发光组件，其特征在于，所述第三导电层为遮光层，所述第三导电层靠近各所述半导体序列的第二区域的顶面至所述衬底的距离，大于等于所述第二导电层的所述第一区域的顶面至所述衬底的距离。
6.如权利要求5所述的发光组件，其特征在于，所述第三导电层的所述第二区域朝向所述半导体序列的侧面的一面为倾斜反光面。
7.如权利要求1-3任一项所述的发光组件，其特征在于，所述发光组件还包括分别设于所述第一导电层和所述第二导电层上的第一电极和第二电极，所述第二电极与所述第三导电层一体成型。
8.如权利要求7所述的发光组件，其特征在于，所述衬底上集成有与所述第一电极和所述第二电极分别电连接的驱动电路。
9.一种显示屏，其特征在于，包括驱动模组和如权利要求1-8任一项所述的发光组件，所述驱动模组与所述发光组件电连接。
10.一种如权利要求1-8任一项所述的发光组件的制作方法，其特征在于，包括:
将外延层通过所述第一导电层键合于所述衬底上；
对所述外延层进行蚀刻处理得到所述多颗半导体序列；
在所述第一导电层上形成所述绝缘保护层；
在所述绝缘保护层上形成所述第二导电层；
在所述第二导电层上形成所述第三导电层。
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