CN114036088A - 一种dsp数据存储控制架构和方法 - Google Patents

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Abstract

本发明公开了一种DSP数据存储控制架构以及方法，其中该架构包括：DSP处理器、HSPI模块、SRAM模块以及FLASH模块，其中，所述DSP处理器用于接收指令，并对所述指令进行处理，根据处理结果配置所述HSPI模块；所述HSPI模块响应于所述DSP处理器的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互；所述SRAM模块用于保存所述数据，所述FLASH模块用于保存所述数据。该DSP数据存储控制架构不但使得芯片的面积减少，尤其在接口数量有限定的情况下，为架构的其他功能设定预留较多的接口。该架构明显降低了数据存储处理的成本。

Description

一种DSP数据存储控制架构和方法
技术领域
本发明涉及DSP处理器技术领域，尤其涉及一种DSP数据存储控制架构和方法。
背景技术
图1示出了现有的DSP数据存储控制架构，其中，CPU通过AHB总线与SPI控制器连接，SPI控制器与FLASH 进行交互，DSP处理器通过总线与可变存储控制器（Flexiblememory controller，简称FMC）连接，FMC控制器与SRAM进行交互。由于市场上的SDRAM容量一般较大并且价格较贵，在容量需求未达到SDRAM的最小容量时会导致SDRAM的容量存余，并且由于SDRAM的接口较多，在系统的接口数量有限的情况下，会使得采用该架构的系统接口不够用，从而导致采用该架构的系统成本增加。
发明内容
本发明所要解决的技术问题在于，提供一种DSP数据存储控制架构和方法，以解决现有技术中采用SDRAM导致接口不够用并且成本增加的问题。
本发明第一方面提供一种DSP数据存储控制架构，包括：DSP处理器、十六线SPI模块、SRAM模块以及FLASH模块，其中，
所述DSP处理器用于接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述DSP处理器的配置结果，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互；
所述SRAM模块用于保存所述数据，所述FLASH模块用于保存所述数据。
优选地，所述十六线SPI模块包括：通用寄存器单元、控制单元、时钟管理单元、FIFO单元以及移位寄存器单元，其中，
所述DSP处理器根据所述处理结果配置所述通用寄存器，所述控制单元用于根据所述通用寄存器的配置结果生成FIFO单元控制指令、时钟管理单元控制指令及移位寄存器单元控制指令，所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器的数据寄存器中配置的数据进行缓存，所述移位寄存器响应于所述移位寄存器单元控制指令对所述FIFO单元输出的数据进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或所述FLASH模块。
优选地，所述控制单元至少包括第一片选信号输出端，所述移位寄存器单元至少包括第一至第十六数据输入输出端，所述时钟管理单元包括时钟信号输出端，所述SRAM模块包括时钟信号输入端、片选信号输入端以及第一至第十六数据输入输出端，其中，
所述时钟管理单元的时钟输出端与所述SRAM模块的时钟信号输入端连接，所述控制单元的第一片选信号输出端与所述SRAM模块的片选信号输入端连接，所述移位寄存器模块的第一至第十六数据输入输出端对应与所述SRAM模块的第一至第十六数据输入输出端连接，其中，第一片选信号用于表明所述DSP处理器与所述SRAM模块进行数据交互。
优选地，所述十六线SPI模块与所述SRAM模块之间支持一线、二线、四线、八线、十六线通信。
优选地，所述控制单元还包括第二片选信号输出端，所述FLASH模块包括时钟信号输入端、片选信号输入端、第一至第四数据输入输出端，其中，
所述控制单元的第二片选信号输出端与所述FLASH模块的片选信号输入端连接，所述时钟管理单元的时钟输出端与所述FLASH模块的时钟输入端连接，所述移位寄存器单元的其中四个数据输入输出端口与所述FLASH模块的第一至第四数据输入输出端连接，其中，第二片选信号用于表示所述DSP处理器与所述FLASH模块进行数据交互。
优选地，所述架构还包括直接存储器访问模块，其中，
所述FIFO单元用于根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
优选地，所述架构还包括CPU，其中，
所述CPU用于接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述CPU的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
本发明第二方面提供一种前述的DSP数据存储控制架构的数据存储控制方法，包括：
DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述DSP处理器的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
优选地，所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块具体包括：
所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块中的通用寄存器；
所述十六线SPI模块响应于所述DSP处理器的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互具体包括：
所述十六线SPI模块的控制单元根据所述通用寄存器的配置结果生成十六线SPI模块的FIFO单元控制指令、时钟管理单元控制指令以及移位寄存器单元控制指令，
所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器中的数据寄存器中配置的数据进行缓存，所述移位寄存器响应于所述移动寄存器单元控制指令对所述FIFO单元输出的数据进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，以及所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或所述FLASH模块。
优选地，所述架构还包括直接存储器访问模块，所述方法还包括：
所述FIFO单元根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
实施本发明实施例，具有如下的有益效果：通过将现有技术中SDRAM替换为SRAM，并通过设计兼容SRAM模块和FLASH模块的HSPI模块，使得DSP处理器或CPU能够通过HSPI模块与SRAM模块或者FLASH模块进行数据交互。该架构采用小容量的SRAM替代SDRAM，由于市场上SRAM的最小容量小于SDRAM的最小容量，在架构中的实际使用容量小于SDRAM的最小容量的情况下，该架构可以节约成本，并且通过HSPI串行控制SRAM，使得系统的接口减少，不但使得芯片的面积减少，尤其在接口数量有限定的情况下，为架构的其他功能设定预留较多的接口。该架构明显降低了数据存储处理的成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，根据这些附图获得其他的附图仍属于本发明的范畴，
图1示出了现有技术中的DSP数据存储控制架构的结构示意图；
图2示出了本发明实施例一的一种DSP数据存储控制架构的结构示意图；
图3示出了本发明实施例一的HSPI模块与SRAM模块进行交互的示意图；
图4示出了本发明实施例一的HSPI模块与FLASH模块进行交互的示意图；
图5示出了本发明实施例一的DSP数据存储控制架构的另一结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。
本发明实施例一提供一种DSP数据存储控制架构，如图2所示，包括DSP处理器、十六线串行外设接口（Hexadecimal Serial Peripheral Interface，简称HSPI）模块、SRAM模块以及FLASH模块，其中，DSP处理器用于接收指令，并对指令进行处理，根据处理结果配置所述HSPI模块，所述HSPI模块响应于所述DSP处理器的配置结果与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互，所述SRAM模块用于保存所述数据，所述FLASH模块用于保护所述数据。
如图3所示，HSPI模块包括通用寄存器单元、控制单元、时钟管理单元、FIFO单元以及移位寄存器单元，其中，DSP处理器根据处理结果配置所述通用寄存器，所述控制单元根据所述通用寄存器的配置结果生成FIFO单元控制指令、时钟管理单元控制指令以及移位寄存器单元控制指令，所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器中的数据寄存器中配置的数据进行缓存，所述移位寄存器响应于所述移位寄存器单元控制指令对所述FIFO单元输出的缓存数据进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或FLASH模块。
其中，所述通用寄存器包括数据寄存器、地址寄存器、状态寄存器、通信配置寄存器，通信配置寄存器中保存有所述HSPI模块与所述SRAM在数据阶段的操作模式，例如采用单行数据、两行数据、四行数据以及八行数据、十六行数据等，数据寄存器用于保存要写入所述SRAM模块或者FLASH模块中的数据，所述地址寄存器用于保存将所述数据写入SRAM模块或者FLASH模块中的具体地址信息或者是从SRAM模块或者是FLASH模块读出数据的地址信息，所述状态寄存器用于保存所述FIFO模块中数据的个数等信息。
如图3所示，所述控制单元至少包括第一片选信号输出端、所述移位寄存器单元包括第一至第十六数据输入输出端，所述时钟管理单元包括时钟信号输出端，所述SRAM模块包括时钟信号输入端、片选信号输入端以及第一至第十六数据输入输出端，其中，所述时钟管理单元的时钟输出端与所述SRAM模块的时钟信号输入端连接，所述控制单元的第一片选信号输出端与所述SRAM模块的片选信号输入端连接，所述移位寄存器模块的第一至第十六数据输入输出端对应与所述SRAM模块的第一至第十六数据输入输出端连接。其中，所述HSPI模块与所述SRAM模块之间支持一线、二线、四线、八线、十六线通信，其中，一线指采用一根传输线传输数据，二线指采用两根传输线传输数据，四线、八线和十六线如此类推。当DSP处理器与所述SRAM模块进行数据交互时，控制单元使能第一片选信号，是的移位寄存器单元与SRAM模块进行数据交互。
如图4所示，所述控制单元还包括第二片选信号输出端，所述FLASH模块包括时钟信号输入端、片选信号输入端、第一至第四数据输入输出端，其中，所述控制单元的第二片选信号输出端与所述FLASH模块的片选信号输入端连接，所述时钟管理单元的时钟输出端与所述FLASH模块的时钟输入端连接，所述移位寄存器单元的其中四个数据输入输出端口与所述FLASH模块的第一至第四数据输入输出端口连接。下表1示出了HSPI模块中各引脚的具体含义，
表1 HSPI模块中各引脚的含义
Figure 475927DEST_PATH_IMAGE001
所述架构还包括直接存储器访问模块（Direct Memory Access，简称DMA），其中，所述DSP处理器将需要通过DMA传输的数据配置在芯片中的存储单元中；所述FIFO单元根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
如图5所示，所述架构还包括CPU，其中，所述CPU用于接收指令，并对所述指令进行处理，根据处理结果配置所述HSPI模块，所述HSPI模块响应于所述CPU的配置结果，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
本发明实施例一的一种DSP数据存储控制架构，通过将现有技术中SDRAM替换为SRAM，并通过设计兼容SRAM模块和FLASH模块的HSPI模块，使得DSP处理器或CPU能够通过HSPI模块与SRAM模块或者FLASH模块进行数据交互。该架构采用SRAM替代SDRAM，由于市场上SRAM的最小容量小于SDRAM的最小容量，在架构中的实际使用容量小于SDRAM的最小容量的情况下，该架构可以节约成本，并且通过HSPI串行控制SRAM，使得系统的接口减少，不但使得芯片的面积减少，尤其在接口数量有限定的情况下，为架构的其他功能设定预留较多的接口。该架构明显降低了数据存储处理的成本。
基于本发明实施例一，本发明实施例二提供一种数据存储控制方法，包括：所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述HSPI模块；所述HSPI模块响应于所述DSP处理器的配置结果，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
在一具体实施方式中，所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述HSPI模块具体包括：
所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置HSPI模块中的通用寄存器；
所述HSPI模块响应于所述DSP处理器的配置结果，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互具体包括：
所述HSPI模块的控制单元根据所述通用寄存器的配置结果生成HSPI模块的FIFO单元控制指令、时钟管理单元控制指令以及移位寄存器单元控制指令，
所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器的数据寄存器中配置的数据进行缓存，所述移位寄存器响应于所述移动寄存器单元控制指令对所述FIFO单元输出的缓存进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或所述FLASH模块。
在一具体实施方式中，所述架构还包括直接存储器访问模块，所述方法还包括：
所述FIFO单元根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (10)

1.一种DSP数据存储控制架构，其特征在于，包括：DSP处理器、十六线SPI模块、SRAM模块以及FLASH模块，其中，
所述DSP处理器用于接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述DSP处理器的配置结果，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互；
所述SRAM模块用于保存所述数据，所述FLASH模块用于保存所述数据。
2.根据权利要求1所述的架构，其特征在于，所述十六线SPI模块包括：通用寄存器单元、控制单元、时钟管理单元、FIFO单元以及移位寄存器单元，其中，
所述DSP处理器根据所述处理结果配置所述通用寄存器，所述控制单元用于根据所述通用寄存器的配置结果生成FIFO单元控制指令、时钟管理单元控制指令及移位寄存器单元控制指令，所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器的数据寄存器中配置的数据进行缓存，所述移位寄存器单元响应于所述移位寄存器单元控制指令对所述FIFO单元输出的数据进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或所述FLASH模块。
3.根据权利要求2所述的架构，其特征在于，所述控制单元至少包括第一片选信号输出端，所述移位寄存器单元至少包括第一至第十六数据输入输出端，所述时钟管理单元包括时钟信号输出端，所述SRAM模块包括时钟信号输入端、片选信号输入端以及第一至第十六数据输入输出端，其中，
所述时钟管理单元的时钟输出端与所述SRAM模块的时钟信号输入端连接，所述控制单元的第一片选信号输出端与所述SRAM模块的片选信号输入端连接，所述移位寄存器模块的第一至第十六数据输入输出端对应与所述SRAM模块的第一至第十六数据输入输出端连接，其中，第一片选信号用于表示所述DSP处理器与所述SRAM模块进行数据交互。
4.根据权利要求3所述的架构，其特征在于，所述十六线SPI模块与所述SRAM模块之间支持一线、二线、四线、八线、十六线通信。
5.根据权利要求3所述的架构，其特征在于，所述控制单元还包括第二片选信号输出端，所述FLASH模块包括时钟信号输入端、片选信号输入端、第一至第四数据输入输出端，其中，
所述控制单元的第二片选信号输出端与所述FLASH模块的片选信号输入端连接，所述时钟管理单元的时钟输出端与所述FLASH模块的时钟输入端连接，所述移位寄存器单元的其中四个数据输入输出端与所述FLASH模块的第一至第四数据输入输出端连接，其中，第二片选信号用于表示所述DSP处理器与所述FLASH模块进行数据交互。
6.根据权利要求5所述的架构，其特征在于，所述架构还包括直接存储器访问模块，其中，
所述FIFO单元用于根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
7.根据权利要求6所述的架构，其特征在于，所述架构还包括CPU，其中，
所述CPU用于接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述CPU的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
8.一种应用于如权利要求1所述的DSP数据存储控制架构的数据存储控制方法，其特征在于，包括：
DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块；
所述十六线SPI模块响应于所述DSP处理器的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互。
9.根据权利要求8所述的方法，其特征在于，所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块具体包括：
所述DSP处理器接收指令，并对所述指令进行处理，根据处理结果配置所述十六线SPI模块中的通用寄存器；
所述十六线SPI模块响应于所述DSP处理器的配置，与所述SRAM模块进行数据交互或与所述FLASH模块进行数据交互具体包括：
所述十六线SPI模块的控制单元根据所述通用寄存器的配置结果生成十六线SPI模块的FIFO单元控制指令、时钟管理单元控制指令以及移位寄存器单元控制指令，
所述FIFO单元响应于所述FIFO单元控制指令对所述通用寄存器中的数据寄存器中配置的数据进行缓存，所述移位寄存器单元响应于所述移位寄存器单元控制指令对所述FIFO单元输出的数据进行移位，并将移位后的数据输出给所述SRAM模块或FLASH模块，以及所述时钟管理单元响应于所述时钟管理单元指令生成对应的时钟信号，并将所述时钟信号输入给所述SRAM模块或所述FLASH模块。
10.根据权利要求9所述的方法，其特征在于，所述架构还包括直接存储器访问模块，所述方法还包括：
所述FIFO单元根据自身当前缓存的数据量生成可存储数据提示信号，所述十六线SPI模块的控制单元响应于所述可存储数据提示信号生成直接存储器访问触发信号，所述直接存储器访问模块响应于所述直接存储器访问触发信号从指定的存储单元中读取数据，并将所述读取的数据写入所述十六线SPI模块的通用寄存器中。
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