CN114035169A - 一种连续波雷达基带信号采集处理装置和方法 - Google Patents
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Abstract
本发明一个实施例公开了一种连续波雷达基带信号采集处理装置和方法,装置包括:低通滤波器、第一调理电路、第二调理电路、正交误差校正器、模拟数字转换器、FPGA模块和接口电路,其中,第一调理电路用于将第一IQ差分基带信号转换为单端基带信号;低通滤波器用于对单端基带信号进行低通滤波;第二调理电路用于将低通滤波后的单端基带信号转换为第二IQ差分基带信号;模拟数字转换器用于将第二IQ差分基带信号转换为数字信号,完成I和Q两个通道的数据采集;正交误差校正器用于对采集的数据完成正交误差处理;FPGA模块用于对正交误差处理后的数据进行数字滤波、抽样插值和FFT分析,并将数据及处理结果按格式完成打包;接口电路用于发送打包好的数据。
Description
技术领域
本发明涉及连续波雷达领域。更具体地,涉及一种连续波雷达基带信号采集处理装置和方法。
背景技术
连续波雷达具有结构简单、体积小、无距离盲区、低功耗和低截获、成本低等优点,在军用导航、战场侦察等领域得到广泛应用。连续波雷达因其一直处于连续发射和接收的状态,在接收回波数据时一直存在较大的载频干扰分量,在利用模拟正交下变频去除干扰分量、产生IQ基带回波信号的同时,会造成信号幅相不平衡,产生一定的直流偏置与镜像信号,影响雷达测量性能。
因此,需要设计一种装置,在雷达回波数据采集时,自动将直流偏置与镜像信号抑制,并解决信号幅相不平衡的问题,将上述破坏雷达性能情况阻断在雷达系统信号处理分系统之前。
发明内容
本发明的目的在于提供一种连续波雷达基带信号采集处理装置和方法,解决连续波雷达模拟正交下变频后IQ基带回波信号幅相不平衡、直流偏置及存在镜像信号问题,同时,利用FPGA技术,可解决基带数据传输吞吐量小,速率慢、体制不灵活的问题。
为达到上述目的,本发明采用下述技术方案:
第一方面,本发明提供了一种连续波雷达基带信号采集处理装置,包括:低通滤波器、第一调理电路、第二调理电路、正交误差校正器、模拟数字转换器、FPGA模块和接口电路,其中,
所述第一调理电路用于将第一IQ差分基带信号转换为单端基带信号;
所述低通滤波器用于对所述单端基带信号进行低通滤波,避免干扰;
所述第二调理电路用于将低通滤波后的单端基带信号转换为第二IQ差分基带信号;
所述模拟数字转换器用于将第二IQ差分基带信号转换为数字信号,完成I和Q两个通道的数据采集;
所述正交误差校正器用于对采集的数据完成正交误差处理,去除数字信号直流偏置及幅相误差;
所述FPGA模块用于对正交误差处理后的数据进行数字滤波、抽样插值和FFT分析,并将数据及处理结果按格式完成打包;
所述接口电路用于发送打包好的数据。
在一个具体示例中,所述正交误差校正器以硬件芯片电路的形式置于模拟数字转换器后端。
在一个具体示例中,所述正交误差校正器以硬核或软核形式整合至模拟数字转换器中。
在一个具体示例中,所述正交误差校正器以软件IP形式嵌入至所述FPGA模块中。
在一个具体示例中,所述FPGA模块用于实现多种高速数据的接口逻辑,所述接口电路根据所述接口逻辑发送打包好的数据。
在一个具体示例中,所述模拟数字转换器具备两个ADC内核。
第二方面,本发明提供一种利用本发明第一方面所述装置进行连续波雷达基带信号采集处理的方法,包括以下步骤:
S10:将第一IQ差分基带信号转换为单端基带信号;
S20:对所述单端基带信号进行低通滤波;
S30:将滤波后的单端基带信号转换为第二IQ差分信号,输入到模拟数字转换器;
S40:利用模拟数字转换器将第二IQ差分信号转换为数字信号,完成对I和Q两个通道的数据采集;
S50:对采集的数据进行正交误差校正;
S60:在FPGA模块对正交误差校正后的数据完成数字滤波、抽样插值、FFT分析后进行数据打包;
S70:根据FPGA模块中高速数据的接口逻辑,接口电路发送打包的数据。本发明的有益效果如下:
本装置具备正交误差校正器QEC模块,可完成一定范围内的的直流偏置消除及IQ幅相不平衡消除;基于FPGA的实现可使本装置灵活完成各种信号处理,包括但不限于滤波、插值、抽取及FFT分析等;本装置设有光纤接口,可高速收发数据。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出本发明第一实施例一种连续波雷达基带信号采集处理装置架构图;
图2示出本发明第二实施例一种连续波雷达基带信号采集处理装置架构图;
图3示出本发明一个实施例AD9269内部原理框图;
图4示出本发明一个实施例一种连续波雷达基带信号采集处理方法流程图。
具体实施方式
为使本发明的、技术方案和优点更加清楚,下面将结合附图对本发明实施方式作进一步地详细描述。
本发明第一实施例提供了一种连续波雷达基带信号采集处理装置,如图1所示,包括:低通滤波器、第一调理电路、第二调理电路、正交误差校正器QEC、模拟数字转换器ADC、FPGA模块和接口电路,其中,
所述第一调理电路用于将第一IQ差分基带信号转换为单端基带信号;
所述低通滤波器用于对所述单端基带信号进行低通滤波,避免干扰;
所述第二调理电路用于将低通滤波后的单端基带信号转换为第二IQ差分基带信号;
所述模拟数字转换器ADC用于将第二IQ差分基带信号转换为数字信号,完成I和Q两个通道的数据采集;
所述正交误差校正器QEC用于对采集的数据完成正交误差处理,去除数字信号直流偏置及幅相误差,可以校正IQ两个通道之间的直流失调、增益以及相位失配;
所述FPGA模块用于对正交误差处理后的数据进行数字滤波、抽样插值和FFT分析,并将数据及处理结果按格式完成打包;
所述接口电路用于发送打包好的数据;
在一个具体实施例中,本装置设有光纤接口,可高速收发数据。
在一个具体实施例中,所述正交误差校正器以硬件芯片电路的形式置于模拟数字转换器后端。
在一个具体实施例中,所述正交误差校正器以硬核或软核形式整合至模拟数字转换器中。
在一个具体实施例中,所述正交误差校正器以软件IP形式嵌入至所述FPGA模块中。
在一个具体实施例中,所述FPGA模块用于实现多种高速数据的接口逻辑,所述接口电路根据所述接口逻辑发送打包好的数据。
所述FPGA模块内部可实现多种数字信号处理算法,包括但不限于数字滤波、插值、抽样和傅里叶分析,外部可实现多种接口逻辑,包括但不限于SFP、SFP+、PCIe、srio、RJ45等。
在一个具体实施例中,所述模拟数字转换器具备两个ADC内核。
在一个具体实施例中,所述第一调理电路可以置于低通滤波器之后,配合第二调理电路完成单端差分的转换、隔离或增强驱动能力功能等。
为使得本发明更加清楚和容易理解,本发明第二实施例提供了一个可实现8通道基带信号采集处理装置,可通过SFP+接口将数据发送到后端雷达信号处理分系统处。
如图2所示,首先使用调理电路AD830,将同相正交IQ差分基带信号转换为单端基带信号,使用低通滤波器LTC1560对单端基带信号完成低通滤波,避免干扰,再经由调理电路AD8138,将滤波后的单端基带信号转换为差分形式,适配后端ADC模拟数字转换器的接口,模拟数字转换器ADC选用AD9269,其结构见图3,具备两个ADC内核,可完成I和Q两个通道的数据采集,同时正交误差校正器QEC集成于AD9269内部,位于ADC内核之后,对采集的数据完成正交误差处理,去除直流偏置及幅相误差。
处理过的数据通过AD9269输入至FPGA模块,在FPGA模块内部可完成数字滤波、抽样插值及FFT分析,将数据及处理结果按一定格式完成打包。
本实施例使用SFP+接口,在FPGA中实现高速数据接口逻辑,通过接口电路将打包好的数据包完成发送。
本发明第三实施例提供一种利用本发明第一实施例所述装置进行连续波雷达基带信号采集处理的方法,如图4所示,包括以下步骤:
S10:将第一IQ差分基带信号转换为单端基带信号;
S20:对所述单端基带信号进行低通滤波;
S30:将滤波后的单端基带信号转换为第二IQ差分信号,输入到模拟数字转换器;
S40:利用模拟数字转换器将第二IQ差分信号转换为数字信号,完成对I和Q两个通道的数据采集;
S50:对采集的数据进行正交误差校正;
S60:在FPGA模块对正交误差校正后的数据完成数字滤波、抽样插值、FFT分析后进行数据打包;
S70:根据FPGA模块中高速数据的接口逻辑,接口电路发送打包的数据。
显然,本发明的上述实施例仅仅是为清楚地说明本发明所作的举例,而并非是对本发明的实施方式的限定,对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动,这里无法对所有的实施方式予以穷举,凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
Claims (7)
1.一种连续波雷达基带信号采集处理装置,其特征在于,包括:低通滤波器、第一调理电路、第二调理电路、正交误差校正器、模拟数字转换器、FPGA模块和接口电路,其中,
所述第一调理电路用于将第一IQ差分基带信号转换为单端基带信号;
所述低通滤波器用于对所述单端基带信号进行低通滤波,避免干扰;
所述第二调理电路用于将低通滤波后的单端基带信号转换为第二IQ差分基带信号;
所述模拟数字转换器用于将第二IQ差分基带信号转换为数字信号,完成I和Q两个通道的数据采集;
所述正交误差校正器用于对采集的数据完成正交误差处理,去除数字信号直流偏置及幅相误差;
所述FPGA模块用于对正交误差处理后的数据进行数字滤波、抽样插值和FFT分析,并将数据及处理结果按格式完成打包;
所述接口电路用于发送打包好的数据。
2.根据权利要求1所述的装置,其特征在于,所述正交误差校正器以硬件芯片电路的形式置于模拟数字转换器后端。
3.根据权利要求1所述的装置,其特征在于,所述正交误差校正器以硬核或软核形式整合至模拟数字转换器中。
4.根据权利要求1所述的装置,其特征在于,所述正交误差校正器以软件IP形式嵌入至所述FPGA模块中。
5.根据权利要求1所述的装置,其特征在于,所述FPGA模块用于实现多种高速数据的接口逻辑,所述接口电路根据所述接口逻辑发送打包好的数据。
6.根据权利要求1所述的装置,其特征在于,所述模拟数字转换器具备两个ADC内核。
7.一种利用权利要求1-6任一项的装置进行连续波雷达基带信号采集处理的方法,其特征在于,包括以下步骤:
S10:将第一IQ差分基带信号转换为单端基带信号;
S20:对所述单端基带信号进行低通滤波;
S30:将滤波后的单端基带信号转换为第二IQ差分信号,输入到模拟数字转换器;
S40:利用模拟数字转换器将第二IQ差分信号转换为数字信号,完成对I和Q两个通道的数据采集;
S50:对采集的数据进行正交误差校正;
S60:在FPGA模块对正交误差校正后的数据完成数字滤波、抽样插值、FFT分析后进行数据打包;
S70:根据FPGA模块中高速数据的接口逻辑,接口电路发送打包的数据。
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