CN114024547B - 一种线性调频连续波锁相环的数字电路系统及锁相环 - Google Patents
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Abstract
一种线性调频连续波锁相环的数字电路系统及锁相环，属于集成电路技术领域，解决现有的锁相环中的数字电路种类繁多、设计周期长、设计效率低下的问题；本发明的技术方案根据输入的模式选择信号、扫频最大值、扫频最小值以及扫频步进，产生对应模式下的控制信号对控制信号发生单元、地址码发生单元、分频比查找单元、差分积分调制器、分频比译码单元、双模分频器进行控制，实现了连续频率可调以及固定频率输出的多功能扫频模式，适应了不同的锁相环系统的需求，锁相环中的数字电路种类少，缩短了设计的周期，提高了设计效率。
Description
技术领域
本发明属于集成电路技术领域，涉及一种线性调频连续波锁相环的数字电路系统及锁相环。
背景技术
在现代雷达技术领域中，频率调制连续波(Frequency-modulated continuouswave,FMCW)能够实现较高的距离和多普勒频率分辨率，因此广泛应用于各种近距离雷达、汽车防撞雷达、制导雷达以及巡航高度表等领域。现代自动驾驶毫米波雷达系统依赖于频率调制连续波提供连续频率可调的扫频波形。FMCW雷达系统在不同时刻发射不同频率的信号，并检测遇到目标后的回波信号，通过雷达算法来获取目标的信息。发射何种形式的调频连续波可以使回波信号包含更多的信息、可以更方便的使基带进行信号的算法处理，是当前FMCW雷达的一个研究方向。而发射何种形式的调频信号往往最初就来源于频率源会产生何种形式的调频信号。通常的频率调制连续波PLL(锁相环)扫频功能的实现来源于差分积分调制器输入的连续变化，差分积分调制器将整数和小数分频比转化为分频器的控制信号输出。公布日期为2020年11月17日、公布号为CN111953344A的中国发明专利文献《电荷泵、鉴频鉴相器、锁相环、电子装置以及设备》所提供的锁相环工作时，信号无用时间段无论是包括上升沿时间阶段，还是包括下降沿时间阶段，均可提高信号无用时间段内调频连续波信号频率的变化率，以缩短调频连续波信号稳定时间，提高调频连续波信号的稳定速度，提高调频连续波信号的质量。
目前，在实际的工程应用中，最常用的是数模混合锁相环，鉴相器采用数字电路实现，实现小数分频功能也需要数字电路，以及锁相环中的部分模拟电路也需要数字电路进行辅助设计。锁相环中的数字电路功能、种类繁多，延长了设计的周期，使得效率低下。因此，需要建立线性调频连续波锁相环中的数字电路系统，对其进行分析与设计。
发明内容
本发明的目的在于如何设计一种实现连续频率可调以及固定频率输出的功能的线性调频连续波锁相环的数字电路系统及锁相环，以解决现有的锁相环中的数字电路种类繁多、设计周期长、设计效率低下的问题。
一种线性调频连续波锁相环的数字电路系统，包括：控制信号发生单元(11)、地址码发生单元(12)、分频比查找单元(13)、差分积分调制器(14)、分频比译码单元(15)、双模分频器(16)、模式选择输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口；所述的双模分频器(16)的输入端以及分频信号输出端口串接在锁相环的输出与输入端口之间；连接在鉴频鉴相器(20)的输入端，控制信号发生单元(11)的第一输出端与差分积分调制器(14)的控制信号输入端口连接，控制信号发生单元(11)的第二输出端与地址码发生单元(12)的控制信号输入端口连接，地址码发生单元(12)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，地址码发生单元(12)的第一输出端与分频比查找单元(13)的地址码输入端口连接，输出地址码至分频比查找单元(13)；地址码发生单元(12)的第二输出端输出控制信号至锁相环；差分积分调制器(14)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，差分积分调制器(14)的分频比输入端口与分频比查找单元(13)的分频比输出端口连接，差分积分调制器(14)的分频比输出端口与分频比译码单元(15)的分频比输入端口连接，分频比译码单元(15)的分频控制信号输出端口与双模分频器(16)的分频比控制端口连接；所述的模式选择输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口分别与控制信号发生单元(11)连接；所述的扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口分别还与地址码发生单元(12)连接；
当锁相环以固定分频比模式进行工作时，控制信号发生单元(11)输出固定分频比模式所对应的控制信号，地址码发生单元(12)输出固定的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对分频比进行调制，保证差分积分调制器(14)输出固定分频比，经过分频比译码单元(15)后与双模分频器(16)连接，接入线性调频连续波锁相环中进行工作；
当锁相环以扫频模式进行工作时，控制信号发生单元(11)输出扫频模式所对应的控制信号，地址码发生单元(12)输出连续变化的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对该分频比进行调制，保证该差分积分调制器(14)输出预期的连续变化的分频比，经过分频比译码单元(15)后与双模分频器(16)连接。
本发明的技术方案根据输入的模式选择信号、扫频最大值、扫频最小值以及扫频步进，产生对应模式下的控制信号对控制信号发生单元(11)、地址码发生单元(12)、分频比查找单元(13)、差分积分调制器(14)、分频比译码单元(15)、双模分频器(16)进行控制，实现了连续频率可调以及固定频率输出的多功能扫频模式，适应了不同的锁相环系统的需求，锁相环中的数字电路种类少，缩短了设计的周期，提高了设计效率。
作为本发明技术方案的进一步改进，所述的双模分频器(16)包括：8/9分频器(161)、P分频器(162)和S分频器(163)；所述的8/9分频器(161)的第一输入端与锁相环的输出端连接，8/9分频器(161)的输出端分别与P分频器(162)的第一输入端以及S分频器(163)的第一输入端连接，P分频器(162)的第二输入端与分频比译码单元(15)的分频控制信号输出端口连接，P分频器(162)的第一输出端与差分积分调制器(14)的时钟信号输入端口以及锁相环的输入端口连接，P分频器(162)的第二输出端与S分频器(163)的第二输入端连接，S分频器(163)的第三输入端与分频比译码单元(15)的分频控制信号输出端口连接，S分频器(163)的输出端与8/9分频器(161)的第二输入端连接。
作为本发明技术方案的进一步改进，所述地址码发生单元(12)的扫频步进为输入时钟、输入时钟的二分频、输入时钟的三分频或输入时钟的四分频中的任意一种。
一种采用所述的线性调频连续波锁相环的数字电路系统的锁相环，包括：鉴频鉴相器(20)、电荷泵(21)、滤波器(22)、压控振荡器(23)、数字电路系统(10)；所述的鉴频鉴相器(20)、电荷泵(21)、滤波器(22)、压控振荡器(23)依次连接，压控振荡器(23)的输出端与双模分频器(16)的输入端连接，双模分频器(16)的分频信号输出端口连接在鉴频鉴相器(20)的输入端，控制信号发生单元(11)的第一输出端与差分积分调制器(14)的控制信号输入端口连接，控制信号发生单元(11)的第二输出端与地址码发生单元(12)的控制信号输入端口连接，地址码发生单元(12)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，地址码发生单元(12)的第一输出端与分频比查找单元(13)的地址码输入端口连接，输出地址码至分频比查找单元(13)；地址码发生单元(12)的第二输出端与压控振荡器(23)连接，输出控制信号至压控振荡器(23)；差分积分调制器(14)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，差分积分调制器(14)的分频比输入端口与分频比查找单元(13)的分频比输出端口连接，差分积分调制器(14)的分频比输出端口与分频比译码单元(15)的分频比输入端口连接，分频比译码单元(15)的分频控制信号输出端口与双模分频器(16)的分频比控制端口连接。
作为本发明技术方案的进一步改进，所述的鉴频鉴相器(20)提取参考信号Fref与数字电路系统(10)反馈的反馈信号Fvco之间的相位差，电荷泵(21)将相位差信号转换成电流信号，电流信号被环路滤波器(22)进行滤波处理，用来控制压控振荡器(23)的频率和相位，通过上述过程的不断反复调整，输出稳定的频率信号；双模分频器(16)接入锁相环环路中，基于锁相环中的压控振荡器(23)的输出信号产生分频信号，并将分频信号反馈至鉴频鉴相器(20)；地址码发生单元(12)用以给分频比查找单元(13)提供输入地址码；差分积分调制器(14)用于以双模分频器(16)输出的分频信号作为时钟信号，对接收的分频比信号进行调制并经过分频比译码单元(15)后输出至所述双模分频器(16)的分频比控制端口；通过控制信号发生单元(11)对地址码发生单元(12)、差分积分调制器(14)进行控制，控制信号发生单元(11)提供扫频模式或固定分频比模式对应的控制信号，实现固定分频比模式或扫频模式适应不同系统的需求。
作为本发明技术方案的进一步改进，当锁相环以所述的固定分频比模式进行工作时，控制信号发生单元(11)输出固定分频比模式所对应的控制信号，地址码发生单元(12)输出固定的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对分频比进行调制，保证差分积分调制器(14)输出固定分频比，经过分频比译码单元(15)后与双模分频器(16)连接，接入线性调频连续波锁相环中进行工作。
作为本发明技术方案的进一步改进，当锁相环以所述的扫频模式进行工作时，控制信号发生单元(11)输出扫频模式所对应的控制信号，地址码发生单元(12)输出连续变化的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对该分频比进行调制，保证该差分积分调制器(14)输出预期的连续变化的分频比，经过分频比译码单元(15)后与双模分频器(16)连接。
作为本发明技术方案的进一步改进，所述的双模分频器(16)包括：8/9分频器(161)、P分频器(162)和S分频器(163)；所述的8/9分频器(161)的第一输入端与锁相环的输出端连接，8/9分频器(161)的输出端分别与P分频器(162)的第一输入端以及S分频器(163)的第一输入端连接，P分频器(162)的第二输入端与分频比译码单元(15)的分频控制信号输出端口连接，P分频器(162)的第一输出端与差分积分调制器(14)的时钟信号输入端口以及锁相环的输入端口连接，P分频器(162)的第二输出端与S分频器(163)的第二输入端连接，S分频器(163)的第三输入端与分频比译码单元(15)的分频控制信号输出端口连接，S分频器(163)的输出端与8/9分频器(161)的第二输入端连接。
作为本发明技术方案的进一步改进，所述地址码发生单元(12)的扫频步进为输入时钟、输入时钟的二分频、输入时钟的三分频或输入时钟的四分频中的任意一种。
本发明的优点在于：
本发明的技术方案根据输入的模式选择信号、扫频最大值、扫频最小值以及扫频步进，产生对应模式下的控制信号对控制信号发生单元(11)、地址码发生单元(12)、分频比查找单元(13)、差分积分调制器(14)、分频比译码单元(15)、双模分频器(16)进行控制，实现了连续频率可调以及固定频率输出的多功能扫频模式，适应了不同的锁相环系统的需求，锁相环中的数字电路种类少，缩短了设计的周期，提高了设计效率。
附图说明
图1为本发明实施例提供的线性调频连续波锁相环结构示意图；
图2是本发明实施例提供的双模分频器的结构示意图；
图3是本发明实施例提供的控制信号发生单元在固定分频比模式下的工作示意图；
图4是本发明实施例提供的控制信号发生单元在扫频模式下的工作示意图；
图5是本发明实施例提供的地址码发生单元的工作示意图；
图6是本发明实施例提供的分频比查找单元的工作示意图；
图7是本发明实施例提供的差分积分调制器的工作示意图；
图8是本发明实施例提供的分频比译码单元的工作示意图；
图9是本发明实施例提供的压控振荡器工作原理示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合说明书附图以及具体的实施例对本发明的技术方案作进一步描述：
实施例一
如图1所示，一种线性调频连续波锁相环(FMCW PLL)，包括：鉴频鉴相器20(Phase-Frequency Detector,PFD)、电荷泵21(Charge Pump,CP)、滤波器22(Filter)、压控振荡器23(Voltage-Controlled Oscillator,VCO)、数字电路系统10；所述的数字电路系统10包括：控制信号发生单元11、地址码发生单元12、分频比查找单元13、差分积分调制器14(Digital SDM)、分频比译码单元15、双模分频器16(Multi-Modulus Divider,MMD)。通常FMCW PLL，扫频功能的实现来源于差分积分调制器14输入的连续变化，差分积分调制器14对包含整数和小数的分频比进行调制并输出，并控制双模分频器16的分频比变化。
所述的鉴频鉴相器20、电荷泵21、滤波器22、压控振荡器23依次连接，压控振荡器23的输出端与双模分频器16的输入端连接，双模分频器16的分频信号输出端口连接在鉴频鉴相器20的输入端，控制信号发生单元11的第一输出端与差分积分调制器14的控制信号输入端口连接，控制信号发生单元11的第二输出端与地址码发生单元12的控制信号输入端口连接，地址码发生单元12的时钟信号输入端口与双模分频器16的分频信号输出端口连接，地址码发生单元12的第一输出端与分频比查找单元13的地址码输入端口连接，输出地址码至分频比查找单元13；地址码发生单元12的第二输出端与压控振荡器23连接，输出控制信号至压控振荡器23；差分积分调制器14的时钟信号输入端口与双模分频器16的分频信号输出端口连接，差分积分调制器14的分频比输入端口与分频比查找单元13的分频比输出端口连接，差分积分调制器14的分频比输出端口与分频比译码单元15的分频比输入端口连接，分频比译码单元15的分频控制信号输出端口与双模分频器16的分频比控制端口连接。
鉴频鉴相器20提取参考信号Fref与数字电路系统10反馈的反馈信号Fvco之间的相位差，电荷泵21将相位差信号转换成电流信号，电流信号被环路滤波器22进行滤波处理，用来控制压控振荡器23的频率和相位，通过上述过程的不断反复调整，输出稳定的频率信号；双模分频器16接入锁相环环路中，基于锁相环中的压控振荡器23的输出信号产生分频信号，并将分频信号反馈至鉴频鉴相器20；地址码发生单元12用以给分频比查找单元13提供输入地址码；差分积分调制器14用于以双模分频器16输出的分频信号作为时钟信号，对接收的分频比信号进行调制并经过分频比译码单元15后输出至所述双模分频器16的分频比控制端口。
通过控制信号发生单元11对地址码发生单元12、差分积分调制器14进行控制，控制信号发生单元11提供扫频模式或固定分频比模式对应的控制信号，实现固定分频比模式或扫频模式适应不同系统的需求。
当锁相环以固定分频比模式进行工作时，控制信号发生单元11输出固定分频比模式所对应的控制信号，地址码发生单元12输出固定的地址码，分频比查找单元13输出该地址码所对应的分频比，差分积分调制器14对分频比进行调制，保证差分积分调制器14输出固定分频比，经过分频比译码单元15后与双模分频器16连接，接入线性调频连续波锁相环中进行工作。
当锁相环以扫频模式进行工作时，控制信号发生单元11输出扫频模式所对应的控制信号，地址码发生单元12输出连续变化的地址码，分频比查找单元13输出该地址码所对应的分频比，差分积分调制器14对该分频比进行调制，保证该差分积分调制器14输出预期的连续变化的分频比，经过分频比译码单元15后与双模分频器16连接。
所述的线性调频连续波锁相环及其数字电路系统10可集成于同一芯片结构中，即可实现多功能扫频模式和适应不同类型系统的需求。
所述的分频比查找单元13的输入地址码可以来源于地址码发生单元12的输出，也可以由数字电路系统10外部端口直接输入，其输入地址码既可以连续变化，也可以是固定值。
需要说明的是，图1中画了控制信号发生单元11、地址码发生单元12、分频比查找单元13、差分积分调制器14、分频比译码单元15，仅进行示例性说明，并非限定线性调频连续波锁相环中的数字电路系统10必须包括控制信号发生单元11、地址码发生单元12、分频比查找单元13、差分积分调制器14、分频比译码单元15，可以根据系统的需求设计增加或减少上述单元的数量或功能。所述的控制信号发生单元11、地址码发生单元12、分频比查找单元13、差分积分调制器14、分频比译码单元15可以根据系统需要选择关断。
如图2所示，双模分频器16用于将振荡器的高频信号以指定的分频倍数分频到较低的频率，以便和参考时钟进行比较。所述双模分频器16基于双模预定标器。在本发明实施例中，所述双模分频器16分为前端和后端两部分。前端高频子电路首先将高频信号分频到较低频率，然后再由后端的可编程计数器进一步分频处理至最终所需的频率。在本发明实施例中，前端电路为双模预定标器，后端为8/9分频器，分频比由一位控制信号选定。
所述的双模分频器16包括：8/9分频器161、P分频器162和S分频器163；所述的8/9分频器161的第一输入端与压控振荡器23的输出端连接，8/9分频器161的输出端分别与P分频器162的第一输入端以及S分频器163的第一输入端连接，P分频器162的第二输入端与分频比译码单元15的分频控制信号输出端口连接，P分频器162的第一输出端与差分积分调制器14的时钟信号输入端口连接，P分频器162的第二输出端与S分频器163的第二输入端连接，S分频器163的第三输入端与分频比译码单元15的分频控制信号输出端口连接，S分频器163的输出端与8/9分频器161的第二输入端连接。
所述的8/9分频器161由控制信号控制其分频比为8或9，P分频器162和S分频器163为两个可编程计数器，这里分别设定分频比P和S，并且满足P大于或等于S。在一个周期开始时，8/9分频器161设定为分频比9，即每输入9个振荡器时钟沿，8/9分频器161输出一个时钟沿给下面的计数器P和S。当计数器S得到S个输入时钟沿时，首先输出一个时钟沿，然后停止计数，至此分频器已接收到9S个振荡器时钟沿。S计数器的输出时钟沿改变了8/9分频器161的控制信号，8/9分频器161分频比改变为8，在P计数器接收到下P-S个振荡器时钟沿后，P计数器计数达到P，输出一个时钟沿，这意味着分频器又接收到8(P-S)个振荡器时钟沿。P计数器的输出时钟沿重置整个分频器，一个分频器周期就结束了。这样在一个分频器周期内，总共接收到9S+8(P-S)，也就是8P+S个振荡器时钟沿，这样就实现了8P+S的分频比，其中P大于或等于S。由于P分频器162和S分频器163往往只能在降低的频率工作，无法达到需要的频率，而且即便是能达到需要的频率，其功耗性能也不是最优的。因此，所述8/9分频器161作为前端电路首先将高频信号分频到降低频率，然后再由后端的P分频和S分频进一步分频处理至最终所需的频率。
图3和图4是本发明实施例提供的控制信号发生单元11输出的控制信号在不同模式下的工作示意图，本发明实施例提供的控制信号发生单元11的输出包括地址码发生单元12的控制信号以及差分积分调制器14的控制信号。
图3是固定分频比模式下所述控制信号发生单元11工作示意图。所述控制信号发生单元11具有参考时钟信号输入端口、模式选择输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口和控制信号输出端口。其中，所述时钟信号输入端口由所述参考时钟连接，所述控制信号输出端口分别连接至所述地址码发生单元12输入端口和所述差分积分调制器14输入端口。所述控制信号发生单元11根据扫频最大值、扫频最小值、扫频步进的大小，计算在扫频模式下所述地址码发生单元12和所述差分积分调制器14需要的工作时间和周期。当锁相环工作在固定分频比模式下，所述控制信号发生单元11的输出信号，包括地址码发生单元12的控制信号和差分积分调制器14的控制信号，其中，地址码发生单元12的控制信号为0，此时该信号控制地址码发生单元12输出固定的地址码；差分积分调制器14的控制信号为先为0，此时差分积分调制器14中所有的寄存器清零，在几个时钟周期后，差分积分调制器14的控制信号变为1，此时差分积分调制器14按照地址码发生单元12输出的地址码所对应的分频比进行调制工作。差分积分调制器14中寄存器清零的时间长度可以更改，在本发明实施例中，时间长度设置为参考时钟周期的4倍。
图4是扫频模式下所述控制信号发生单元11工作示意图。当锁相环工作在扫频模式下，所述控制信号发生单元11的输出信号，包括地址码发生单元12的控制信号和差分积分调制器14的控制信号，其中地址码发生单元12的控制信号先为0，此时该信号控制地址码发生单元12输出固定的地址码，锁相环以固定分频比工作，在锁相环环路锁定后，地址码发生单元12的控制信号变为1，此时该信号控制地址码发生单元12输出连续变化的地址码，锁相环开始扫频工作；差分积分调制器14的控制信号为先为0，此时该信号控制差分积分调制器14中所有的寄存器清零，在几个时钟周期后，差分积分调制器14的控制信号变为1，此时该信号控制差分积分调制器14按照地址码发生单元12输出的地址码所对应的分频比进行调制工作，值得注意的是，在此过程中，当地址码发生单元12的控制信号由0变为1时，差分积分调制器14的控制信号依然保持为1，此时差分积分调制器14对连续变化的分频比进行调制，当扫频过程结束后，即下一个工作周期开始时，差分积分调制器14的控制信号变为0，此时差分积分调制器14中的所有寄存器清零，保证扫频过程中的寄存器的值不会影响下一周期的工作。地址码发生单元12的控制信号为0的时间和为1的时间均可调，其中，地址码发生单元12控制信号为0的时间由锁相环系统决定，在此时间内，需要保证锁相环系统按照所设定的频率值锁定，因此，需要保证地址码发生单元12控制信号为0的时间大于锁相环的锁定时间。地址码发生单元12控制信号为1的时间由扫频最大值、扫频最小值、扫频步进决定。
图5是本发明实施例提供的地址码发生单元12的工作示意图，包括整数部分对应的地址码和小数部分对应的地址码。所述地址码发生单元12具有时钟信号输入端口、控制信号输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口和地址码输出端口以及压控振荡器控制信号输出端口。所述时钟信号输入端口由所述双模分频器16输出时钟连接，所述地址码输出端口分别连接至所述差分积分调制器14输入端口。地址码发生单元12用于产生所述分频比查找单元13的输入地址码，其输出地址码连接至所述分频比查找单元13的地址码输入端口。固定分频比模式下，输出地址码为固定值；扫频模式下，输出地址码的变化范围可调。扫频模式下，所述地址码的变化周期由所述扫频最大值、扫频最小值、扫频步进决定。其中，所述扫频步进的实现方式为时间步进和地址步进。所述地址码的地址步进为地址变化的间隔，根据输入的地址步进值对地址码的变化进行更改，并输出所述地址码。所述地址步进可以根据线性调频连续波锁相环扫频所需的精度进行更改，所需精度较高的应用场合，可以将地址步进设为最小值。所述地址码发生单元12实现的扫频步进为输入时钟、输入时钟的二分频、输入时钟的三分频或输入时钟的四分频中的任意一种。
当锁相环系统工作在扫频模式时，地址码发生单元12需要给出变化的地址码。由于分频比分为整数部分和小数部分，所以对应的，地址码也分为整数部分对应的地址码和小数部分对应的地址码。为了方便表述，以下简称整数地址码和小数地址码。小数地址码以一个时间步长为工作周期重复累加1，当小数地址码累加到最大值时，整数地址码加1，以此类推，完成设定范围内整数地址码和小数地址码的遍历。所述整数地址码和小数地址码的遍历过程，即扫频工作时间由扫频范围和时间步进决定。在本发明实施例中，扫频最大值减去扫频最小值，再乘以小数地址码的遍历个数以及时间步进，即为扫频工作时间。所述小数地址码的遍历个数由所需的频率精细度决定，在本发明实施例中，根据系统精度需要，选择了8位寄存器存储小数地址码，即0到1之间可以进行2的8次方等分，即256等分，对应256个小数值。由于所述差分积分调制器14需要的小数值应避免规律的小数值，以减少调制器输出的周期性。因此，在本发明实施例中，将0到1之间分成了255等分，避免了规律的小数值，小数地址码与小数值对应，多余了一位小数地址码，多余的小数地址码不计入扫频过程中，即排除在地址码遍历范围之外。
图6是本发明实施例提供的分频比查找单元13工作示意图，输入的地址码经过地址查找表转化为预存的数字分频值，输出至所述差分积分调制器14。所述地址查找表的范围存储了预设的精度，在本发明实施例中，上述地址码一一对应，将0到1进行255等分，得到了255个等间隔的小数分频值，再与所述输入整数地址码对应的整数分频值组合，得到总的分频值，包括整数分频值和小数分频值，分频值输入到所述差分积分调制器14进行调制。分频比查找单元13，预存一定范围内的地址及地址对应的存储内容，在本实施例中，所述存储内容为所述分频比。分频比查找单元13用于产生差分积分调制器14所需调制的分频比。分频比查找单元13，其输出分频比连接至所述差分积分调制器14的输入端口。分频比查找单元13中的分频比与所述地址码发生单元12输出的地址码一一对应。固定分频比模式下，输出分频比为固定值；扫频模式下，输出分频比的变化范围可调。所述分频比值由锁相环系统应用需要的范围和精度计算得出，存储在分频比查找单元13中。
图7是本发明实施例提供的差分积分调制器14的工作示意图。由图7可知，差分积分调制器14只用于量化小数部分，整数部分仅仅只作相应的延时，所述调制器中的噪声整形技术可以抑制锁相环中产生的小数杂散。差分积分调制器14可以根据系统具体的需求选择不同结构的调制器。在差分积分调制器14设计中，噪声整形性能和环路稳定性能是相互紧密关联的。噪声整形性能主要是有差分积分调制器14的噪声传递函数确定的，其噪声向高频整形越多，噪声性能越好，但是其稳定性会越差。对于给定的差分积分调制器14结构和阶数，其输出量化级数越高，稳定性越好。而稳定性越好，对应给定的输入稳定范围要求，可以得到的噪声整形效果越好，但是过高的量化级数对锁相环其他模块如分频器提出更高的要求。因此，差分积分调制器14的设计需要综合考虑各方面的因素，选取应用场景最适合的方案和参数。所述差分积分调制器14具有时钟信号输入端口、控制信号输入端口、待调制分频比输入端口和调制后分频比输出端口。差分积分调制器14用于以所述双模分频器16输出的所述分频信号作为时钟信号，对接收的待调制分频比进行调制并输出至所述分频比译码单元15。对分频比查找单元13输出的预设分频比进行调制，产生所述双模分频器16的分频比；差分积分调制器14以所述双模分频器16输出的所述分频信号作为时钟信号，其输入信号为所述分频比查找单元13输出的待调制的分频比，所述差分积分调制器14的作用是产生所需的平均分数分频比。所述差分积分调制器14将噪声频谱能量推到高频，从而被锁相环内部本身的低通滤波所抑制。因此，所述差分积分调制器14是分数型锁相环的重要的组成部分。
图8是本发明实施例提供的分频比译码单元15的工作示意图，分频比译码单元15用于将所述差分积分调制器14输出的调制后的分频比转化成分频控制信号，并输出至所述双模分频器16的分频比控制端口。由图8可知，分频比译码单元15将分频比N.F转换为控制信号并输出至双模分频器16，从而控制双模分频器16按照预设的分频比对其输入信号进行分频。
图9是本发明实施例提供的压控振荡器23数字控制信号工作原理图，本发明实施例提供的压控振荡器23控制信号的跳变使得压控振荡器23从一个子带跳到另一个子带。所述地址码发生单元12产生了压控振荡器23控制信号，压控振荡器23控制信号是单比特信号，其初始值为0，当地址码发生单元12计数到特定值时，压控振荡器23控制信号跳变为1；所述压控振荡器23控制信号连接到压控振荡器23的输入端。传统的压控振荡器难以实现很宽的电压-频率变化范围，因此，将其划分成两个子带，用压控振荡器23控制信号控制其工作的子带范围，从而实现压控振荡器23输出的宽范围。特定值可以为固定值，也可以由数字电路系统10外部输入。其中，数字电路系统10外部输入的跳变特定值，可以根据压控振荡器23的测试特性更改，提高准确度。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种线性调频连续波锁相环的数字电路系统，一种线性调频连续波锁相环的数字电路系统，包括：控制信号发生单元(11)、地址码发生单元(12)、分频比查找单元(13)、差分积分调制器(14)、分频比译码单元(15)、双模分频器(16)、模式选择输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口；所述的双模分频器(16)的输入端以及分频信号输出端口串接在锁相环的输出与输入端口之间；连接在鉴频鉴相器(20)的输入端，控制信号发生单元(11)的第一输出端与差分积分调制器(14)的控制信号输入端口连接，控制信号发生单元(11)的第二输出端与地址码发生单元(12)的控制信号输入端口连接，地址码发生单元(12)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，地址码发生单元(12)的第一输出端与分频比查找单元(13)的地址码输入端口连接，输出地址码至分频比查找单元(13)；地址码发生单元(12)的第二输出端输出控制信号至锁相环；差分积分调制器(14)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，差分积分调制器(14)的分频比输入端口与分频比查找单元(13)的分频比输出端口连接，差分积分调制器(14)的分频比输出端口与分频比译码单元(15)的分频比输入端口连接，分频比译码单元(15)的分频控制信号输出端口与双模分频器(16)的分频比控制端口连接；所述的模式选择输入端口、扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口分别与控制信号发生单元(11)连接；所述的扫频最大值输入端口、扫频最小值输入端口、扫频步进输入端口分别还与地址码发生单元(12)连接；
当锁相环以固定分频比模式进行工作时，控制信号发生单元(11)输出固定分频比模式所对应的控制信号，地址码发生单元(12)输出固定的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对分频比进行调制，保证差分积分调制器(14)输出固定分频比，经过分频比译码单元(15)后与双模分频器(16)连接，接入线性调频连续波锁相环中进行工作；
当锁相环以扫频模式进行工作时，控制信号发生单元(11)输出扫频模式所对应的控制信号，地址码发生单元(12)输出连续变化的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对该分频比进行调制，保证该差分积分调制器(14)输出预期的连续变化的分频比，经过分频比译码单元(15)后与双模分频器(16)连接。
2.根据权利要求1所述的一种线性调频连续波锁相环的数字电路系统，其特征在于，所述的双模分频器(16)包括：8/9分频器(161)、P分频器(162)和S分频器(163)；所述的8/9分频器(161)的第一输入端与锁相环的输出端连接，8/9分频器(161)的输出端分别与P分频器(162)的第一输入端以及S分频器(163)的第一输入端连接，P分频器(162)的第二输入端与分频比译码单元(15)的分频控制信号输出端口连接，P分频器(162)的第一输出端与差分积分调制器(14)的时钟信号输入端口以及锁相环的输入端口连接，P分频器(162)的第二输出端与S分频器(163)的第二输入端连接，S分频器(163)的第三输入端与分频比译码单元(15)的分频控制信号输出端口连接，S分频器(163)的输出端与8/9分频器(161)的第二输入端连接。
3.根据权利要求1所述的一种线性调频连续波锁相环的数字电路系统，其特征在于，所述地址码发生单元(12)的扫频步进为输入时钟、输入时钟的二分频、输入时钟的三分频或输入时钟的四分频中的任意一种。
4.一种采用权利要求1-3任一项所述的线性调频连续波锁相环的数字电路系统的锁相环，其特征在于，包括：鉴频鉴相器(20)、电荷泵(21)、滤波器(22)、压控振荡器(23)、数字电路系统(10)；所述的鉴频鉴相器(20)、电荷泵(21)、滤波器(22)、压控振荡器(23)依次连接，压控振荡器(23)的输出端与双模分频器(16)的输入端连接，双模分频器(16)的分频信号输出端口连接在鉴频鉴相器(20)的输入端，控制信号发生单元(11)的第一输出端与差分积分调制器(14)的控制信号输入端口连接，控制信号发生单元(11)的第二输出端与地址码发生单元(12)的控制信号输入端口连接，地址码发生单元(12)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，地址码发生单元(12)的第一输出端与分频比查找单元(13)的地址码输入端口连接，输出地址码至分频比查找单元(13)；地址码发生单元(12)的第二输出端与压控振荡器(23)连接，输出控制信号至压控振荡器(23)；差分积分调制器(14)的时钟信号输入端口与双模分频器(16)的分频信号输出端口连接，差分积分调制器(14)的分频比输入端口与分频比查找单元(13)的分频比输出端口连接，差分积分调制器(14)的分频比输出端口与分频比译码单元(15)的分频比输入端口连接，分频比译码单元(15)的分频控制信号输出端口与双模分频器(16)的分频比控制端口连接。
5.根据权利要求4所述的锁相环，其特征在于，所述的鉴频鉴相器(20)提取参考信号Fref与数字电路系统(10)反馈的反馈信号Fvco之间的相位差，电荷泵(21)将相位差信号转换成电流信号，电流信号被环路滤波器(22)进行滤波处理，用来控制压控振荡器(23)的频率和相位，通过上述过程的不断反复调整，输出稳定的频率信号；双模分频器(16)接入锁相环环路中，基于锁相环中的压控振荡器(23)的输出信号产生分频信号，并将分频信号反馈至鉴频鉴相器(20)；地址码发生单元(12)用以给分频比查找单元(13)提供输入地址码；差分积分调制器(14)用于以双模分频器(16)输出的分频信号作为时钟信号，对接收的分频比信号进行调制并经过分频比译码单元(15)后输出至所述双模分频器(16)的分频比控制端口；通过控制信号发生单元(11)对地址码发生单元(12)、差分积分调制器(14)进行控制，控制信号发生单元(11)提供扫频模式或固定分频比模式对应的控制信号，实现固定分频比模式或扫频模式适应不同系统的需求。
6.根据权利要求5所述的锁相环，其特征在于，当锁相环以所述的固定分频比模式进行工作时，控制信号发生单元(11)输出固定分频比模式所对应的控制信号，地址码发生单元(12)输出固定的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对分频比进行调制，保证差分积分调制器(14)输出固定分频比，经过分频比译码单元(15)后与双模分频器(16)连接，接入线性调频连续波锁相环中进行工作。
7.根据权利要求5所述的锁相环，其特征在于，当锁相环以所述的扫频模式进行工作时，控制信号发生单元(11)输出扫频模式所对应的控制信号，地址码发生单元(12)输出连续变化的地址码，分频比查找单元(13)输出该地址码所对应的分频比，差分积分调制器(14)对该分频比进行调制，保证该差分积分调制器(14)输出预期的连续变化的分频比，经过分频比译码单元(15)后与双模分频器(16)连接。
8.根据权利要求4所述的锁相环，其特征在于，所述的双模分频器(16)包括：8/9分频器(161)、P分频器(162)和S分频器(163)；所述的8/9分频器(161)的第一输入端与锁相环的输出端连接，8/9分频器(161)的输出端分别与P分频器(162)的第一输入端以及S分频器(163)的第一输入端连接，P分频器(162)的第二输入端与分频比译码单元(15)的分频控制信号输出端口连接，P分频器(162)的第一输出端与差分积分调制器(14)的时钟信号输入端口以及锁相环的输入端口连接，P分频器(162)的第二输出端与S分频器(163)的第二输入端连接，S分频器(163)的第三输入端与分频比译码单元(15)的分频控制信号输出端口连接，S分频器(163)的输出端与8/9分频器(161)的第二输入端连接。
9.根据权利要求4所述的锁相环，其特征在于，所述地址码发生单元(12)的扫频步进为输入时钟、输入时钟的二分频、输入时钟的三分频或输入时钟的四分频中的任意一种。
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