CN114023372A - 存储器管理方法、存储器存储装置及存储器控制器 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制器。所述方法包括：对第一实体单元执行坏块处置并暂停使用所述第一实体单元；在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。藉此，可在存储器模块的可靠度与装置效能之间取得平衡。

Description

存储器管理方法、存储器存储装置及存储器控制器

技术领域

本发明涉及一种存储器管理技术，且尤其涉及一种存储器管理方法、存储器存储装置及存储器控制器。

背景技术

随着半导体制程技术的日新月异，快闪存储器持续朝向体积小且容量大的方向发展。但是，更小的存储单元及更多的存储比特数，所伴随而来的是存储单元的最大写入抹除次数降低和/或可用的实体区块的数目减少。这些不利因素都可能导致快闪存储的使用寿命缩短。此外，目前市面上大部分的快闪存储器都支持坏块管理技术。当快闪存储器中的特定实体块的比特错误率过高、数据无法读取、数据无法复原和/或读写次数过高时，此实体块可能会被标记为坏块并且永久停止使用，以避免对整个快闪存储器的可靠度造成影响。但是，长时间下来，上述坏块管理技术也会导致快闪存储器中的可用实体块的数量不断下降，进而影响快闪存储器的装置效能及耐用度。

发明内容

本发明提供一种存储器管理方法、存储器存储装置及存储器控制器，可针对符合条件的坏块进行回收再利用，从而改善上述问题。

本发明的实施例提供一种存储器管理方法，其用于存储器模块，所述存储器模块包括多个实体单元，且所述存储器管理方法包括：对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

本发明的实施例另提供一种存储器存储装置，其包括连接接口、存储器模块及存储器控制器。所述连接接口用以连接至主机系统。所述存储器模块包括多个实体单元。所述存储器控制器连接至所述连接接口与所述存储器模块。所述存储器控制器用以：对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

本发明的实施例另提供一种存储器控制器，其包括主机接口、存储器接口及存储器控制电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至存储器模块。所述存储器模块包括多个实体单元。所述存储器控制电路连接至所述主机接口与所述存储器接口。所述存储器控制电路用以：对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

基于上述，在对所述第一实体单元执行所述坏块处置且经过预设时间后，可对所述第一实体单元执行读取检测。响应于所述第一实体单元通过所述读取检测，可恢复使用所述第一实体单元。通过对符合条件的坏块进行回收再利用，可在存储器模块的可靠度与装置效能(及存储器模块的耐用度)之间取得平衡。

附图说明

图1是根据本发明的实施例所示出的存储器存储装置的示意图；

图2是根据本发明的实施例所示出的存储器控制器的示意图；

图3是根据本发明的实施例所示出的管理存储器模块的示意图；

图4是根据本发明的实施例所示出的预设读取电压电平的示意图；

图5是根据本发明的实施例所示出的预设读取电压电平与最佳读取电压电平的示意图；

图6是根据本发明的实施例所示出的软决策读取电压电平的示意图；

图7是根据本发明的实施例所示出的存储器管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1是根据本发明的实施例所示出的存储器存储装置的示意图。请参照图1，存储器存储系统10包括主机系统11与存储器存储装置12。主机系统11可为任意型态的计算机系统。例如。主机系统11可为笔记本计算机、台式计算机、智能手机、平板计算机、工业计算机、游戏机、数码相机等各式电子系统。存储器存储装置12用以存储来自主机系统11的数据。例如，存储器存储装置12可包括固态硬盘、U盘、存储卡或其他类型的非易失性存储装置。主机系统11可经由串行高级技术附件(Serial Advanced Technology Attachment,SATA)接口、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)、通用串行总线(Universal Serial Bus,USB)或其他类型的连接接口电性连接至存储器存储装置12。因此，主机系统11可将数据存储至存储器存储装置12和/或从存储器存储装置12读取数据。

存储器存储装置12可包括连接接口121、存储器模块122及存储器控制器123。连接接口121用以将存储器存储装置12连接至主机系统11。例如，连接接口121可支持SATA、PCIExpress或USB等连接接口标准。存储器存储装置12可经由连接接口121与主机系统11通信。

存储器模块122用以存储数据。存储器模块122可包括可复写式非易失性存储器模块。存储器模块122包括存储单元阵列。存储器模块122中的存储单元是以电压的形式来存储数据。例如，存储器模块122可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块或其他具有相似特性的存储器模块。

存储器控制器123连接至连接接口121与存储器模块122。存储器控制器123可用以控制存储器存储装置12。例如，存储器控制器123可控制连接接口121与存储器模块122以进行数据存取与数据管理。例如，存储器控制器123可包括中央处理单元(CPU)、或是其他可编程的一般用途或特殊用途的微处理器、数字信号处理器(Digital Signal Processor,DSP)、可编程控制器、专用集成电路(Application Specific Integrated Circuits,ASIC)、可编程逻辑器件(Programmable Logic Device,PLD)或其他类似装置或这些装置的组合。

在一实施例中，存储器控制器123亦称为快闪存储器控制器。在一实施例中，存储器模块122亦称为快闪存储器模块。存储器模块122可接收来自存储器控制器123的指令序列并根据此指令序列对存储器模块122中的存储单元执行数据的写入、读取及抹除。

图2是根据本发明的实施例所示出的存储器控制器的示意图。请参照图1与图2，存储器控制器123包括主机接口21、存储器接口22及存储器控制电路23。主机接口21用以经由连接接口121连接至主机系统11，以与主机系统11通信。存储器接口22用以连接至存储器模块122。

存储器控制电路23连接至主机接口21与存储器接口22。存储器控制电路23用以负责存储器存储装置12的整体或部分运作。存储器控制电路23可经由主机接口21与主机系统11通信并经由存储器接口22存取存储器模块122。在一实施例中，存储器控制电路23也可视为存储器控制器123的控制核心。在以下实施例中，对于存储器控制电路23的说明等同于对于存储器控制器123的说明。

在一实施例中，存储器控制器123还包括解码电路24。解码电路24连接至存储器控制电路23并用以执行数据的编码与解码。例如，解码电路24可支持低密度奇偶检查码(LowDensity Parity Check code,LDPC code)、BCH码、里德-所罗门码(Reed-solomon code,RScode)、互斥或(Exclusive OR,XOR)码等各式编/解码算法。

图3是根据本发明的实施例所示出的管理存储器模块的示意图。请参照图1至图3，存储器模块122包括多个实体单元301(1)～301(C)。每一个实体单元皆包括多个存储单元且用以非易失性地存储数据。例如，一个实体单元可包括一或多个实体区块。每一个实体区块可包括多个实体程序化单元。一个实体程序化单元可包括一或多个实体页。一个实体程序化单元中的多个存储单元可被同时程序化以存储数据。此外，一个实体区块中的所有存储单元可被同时抹除。

在一实施例中，存储器模块122中的实体单元301(1)～301(A)与301(A+1)～301(B)可分别被划分至数据区31与闲置区32。数据区31中的实体单元301(1)～301(A)存储有来自主机系统11的数据(亦称为用户数据)。闲置区32中的实体单元301(A+1)～301(B)未存储有效数据。

在一实施例中，当有来自于主机系统11的新数据需要存储时，闲置区32中的一或多个实体单元会被选取并且用于存储此新数据。闲置区32中被用以存储数据的实体单元可被划分至数据区31。

在一实施例中，存储器控制电路23可配置多个逻辑单元302(1)～302(D)来映射数据区31中的实体单元。例如，一个逻辑单元可由一或多个逻辑地址组成。逻辑单元与实体单元之间的映射关系则可记载于逻辑至实体映射表中。当接收到来自主机系统11的存取指令时，存储器控制电路23可根据相应的逻辑至实体映射表来存取数据区31中的实体单元。

在一实施例中，若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元中存储有有效数据。然而，若某一实体单元当前未被任何逻辑单元映射，则表示此实体单元中未存储有效数据。在一实施例中，未存储有效数据的实体单元可被重新划分至闲置区32。

在一实施例中，存储器模块122中的实体单元301(B+1)～301(C)可被划分至坏块处置区33。坏块处置区33中的实体单元可被标记为坏块且不会被用以存储来自主机系统11的数据(即用户数据)。换言之，坏块处置区33类似于存储器模块122中对于损坏的实体单元(即坏块)的隔离区。

在一实施例中，存储器控制电路23可持续检测数据区31与闲置区32中的各个实体单元的使用状态。响应于数据区31或闲置区32中的某一实体单元(亦称为第一实体单元)符合被判定为坏块的条件，存储器控制电路23可将所述第一实体单元标记为坏块并对所述第一实体单元执行坏块处置。例如，存储器控制电路23可将被标记为坏块的所述第一实体单元加入至坏块处置区33并暂停使用所述第一实体单元。例如，在标记所述第一实体单元为坏块的操作中，存储器控制电路23可将所述第一实体单元的编号和/或实体地址等识别信息加入至坏块管理表格中。所述坏块管理表格可用以记载坏块处置区33中的各个实体单元的识别信息。

在一实施例中，在对所述第一实体单元执行所述坏块处置且经过一段预设时间后，存储器控制电路23可对所述第一实体单元执行读取检测。存储器控制电路23可根据检测结果判断所述第一实体单元是否通过所述读取检测。在一实施例中，响应于所述第一实体单元未通过所述读取检测，存储器控制电路23可持续将所述第一实体区块保留于坏块处置区33中且不将所述第一实体区块的识别信息从所述坏块管理表格中移除。

在一实施例中，响应于所述第一实体单元通过所述读取检测，存储器控制电路23可恢复使用所述第一实体单元。例如，响应于所述第一实体单元通过所述读取检测，存储器控制电路23可从坏块处置区33中回收所述第一实体区块并将所回收的第一实体区块重新加回闲置区32中，以等待重新被使用。此外，响应于所述第一实体单元通过所述读取检测，存储器控制电路23可将所述第一实体区块的识别信息从所述坏块管理表格中移除。

在一实施例中，当从数据区31中的所述第一实体单元读取数据时，解码电路24可用以解码所读取的数据(亦称为第一数据)。若解码电路24使用一或多种解码模式来对所述第一数据执行解码后仍无法成功解码所述第一数据(例如无法成功更正所述第一数据中的所有错误)，则存储器控制电路23可判定所述第一实体单元符合被判定为坏块的条件。反之，若所述第一数据可在所述一或多种解码模式中被成功解码，则存储器控制电路23可判定所述第一实体单元不符合被判定为坏块的条件。

在一实施例中，所述解码模式包括单帧的硬解码模式、单帧的软解码模式及跨帧的多帧解码模式的至少其中之一。一个帧的数据可包含存储于单一个实体页中的数据。多个帧的数据可包含存储于多个实体页中的数据。

在一实施例中，在单帧的硬解码模式中，存储器控制电路23可指示存储器模块122使用某一读取电压电平(亦称为第一硬决策读取电压电平)来从所述第一实体单元的某一个实体页读取数据并指示解码电路24对此数据执行单帧的硬解码。若单帧的硬解码失败，存储器控制电路23可指示存储器模块122使用另一读取电压电平(亦称为第二硬决策读取电压电平)来从所述实体页再次读取数据并指示解码电路24对此数据再次执行单帧的硬解码，直到解码成功或重试次数超过重试门槛值为止。第一硬决策读取电压电平的电压值不同于第二硬决策读取电压电平的电压值。第一硬决策读取电压电平与第二硬决策读取电压电平的相关信息可记载于重试表格中并可于单帧的硬解码模式中被查询。在一实施例中，响应于单帧的硬解码模式无法成功解码所述数据，存储器控制电路23可进入单帧的软解码模式。

在一实施例中，在单帧的软解码模式中，存储器控制电路23可指示存储器模块122使用多个读取电压电平(亦称为软决策读取电压电平)来对所述实体页执行多次读取以获得对应于所述实体页的软信息。然后，存储器控制电路23可指示解码电路24根据所述软信息对从所述实体页读取的数据执行单帧的软解码。在一实施例中，所述软信息可包括或用以决定对数相似性比值(Log Likelihood Ratio,LLR)等可靠度信息。

在一实施例中，相较于单帧的硬解码模式，在单帧的软解码模式中，解码电路24可根据所述软信息来提高对从所述实体页读取的数据的解码成功率。在一实施例中，响应于单帧的软解码模式仍无法成功解码从所述实体页读取的数据，存储器控制电路23可进入跨帧的多帧解码模式。

在一实施例中，在跨帧的多帧解码模式中，存储器控制电路23可指示存储器模块122从包含所述实体页的多个实体页中读取多个帧中的数据。然后，存储器控制电路23可指示解码电路24根据所述多个帧中的数据彼此间的逻辑关系对从所述实体页读取的数据执行跨帧的多帧解码。相较于单帧的硬解码与软解码，跨帧的多帧解码可藉由跨帧的方式来提供更多的解码辅助信息给解码电路24，以进一步提高解码电路24的解码成功率。在一实施例中，跨帧的多帧解码亦称为独立磁盘冗余阵列(redundant arrays of independentdisks,RAID)解码。

在一实施例中，存储器控制电路23可指示解码电路24逐一在单帧的硬解码模式、单帧的软解码模式及跨帧的多帧解码模式中对从所述第一实体单元读取的数据进行解码。若单帧的硬解码模式、单帧的软解码模式及跨帧的多帧解码模式皆无法成功解码所述数据，存储器控制电路23可判定所述第一实体单元符合被判定为坏块的条件。反之，若所述第一数据可在单帧的硬解码模式、单帧的软解码模式及跨帧的多帧解码模式中的至少其中之一中被成功解码，则存储器控制电路23可判定所述第一实体单元不符合被判定为坏块的条件。在一实施例中，存储器控制电路23也可参考其他判断条件来判断所述第一实体单元是否为坏块，本发明不加以限制。

在一实施例中，存储器控制电路23可将数据区31与闲置区32中可用的实体单元301(1)～301(A)与301(A+1)～301(B)各别的实体地址信息记载于映射管理表格中。尔后，存储器控制电路23可查询此映射管理表格来使用健康的实体单元。例如，映射管理表格可包括逻辑至实体映射表。另一方面，存储器控制电路23可将被标记为坏块的实体单元实体单元301(B+1)～301(C)各别的实体地址信息从所述映射管理表格中移除，以避免使用到健康状态不佳的实体单元。

在一实施例中，在对所述第一实体单元的坏块处置中，存储器控制电路23可将所述第一实体单元中其余可读取的数据(即可被成功解码的数据)复制到其他的实体单元中保存。同时，存储器控制电路23可将所述第一实体单元的实体地址信息从所述映射管理表格中移除。在将所述第一实体单元中其余可读取的数据复制到其他的实体单元中保存后，存储器控制电路23可指示存储器模块122抹除所述第一实体单元。在抹除所述第一实体单元后，存储器控制电路23可指示存储器模块122将验证数据存储至经抹除的所述第一实体单元中。所述验证数据可包含任意经设计过的比特值的组合。在一实施例中，所述验证数据亦称为冗余数据。此外，在对所述第一实体单元的坏块处置中，存储器控制电路23还可将所述第一实体单元被判定为坏块的原因及被判定为坏块的时间戳等辅助信息记载于所述坏块管理表格中，以供往后查询。

在一实施例中，响应于所述第一实体单元通过所述读取检测，存储器控制电路23可将所述第一实体单元的所述实体地址信息重新加回所述映射管理表格中。尔后，存储器控制电路23即可基于所述映射管理表格恢复对所述第一实体单元的使用。

在一实施例中，在完成对所述第一实体单元的坏块处置后，存储器控制电路23可启动一个计数器。所述计数器的计数值可反映所述第一实体单元被执行坏块处置之后经过的放置时间或闲置时间的时间长度。在一实施例中，存储器控制电路23可根据所述计数值判断所述第一实体单元被执行所述坏块处置之后的放置时间或闲置时间是否已经达到预设时间。例如，所述预设时间可为24小时或其他时间长度，本发明不加以限制。响应于所述第一实体单元被执行所述坏块处置之后的放置时间或闲置时间已经达到所述预设时间，表示所述验证数据在所述第一实体单元中的累积存放时间已经超过所述预设时间，则存储器控制电路23可对所述第一实体单元执行所述读取检测。或者，在一实施例中，存储器控制电路23亦可根据所述坏块管理表格中对应于所述第一实体单元的时间戳，来判断所述第一实体单元被执行所述坏块处置之后的放置时间或闲置时间是否已经达到所述预设时间，本发明不加以限制。

须注意的是，在一实施例中，若所述放置时间或闲置时间未达所述预设时间，存储器控制电路23可禁止特定或任何对所述第一实体单元的存取行为。藉此，可避免因额外对暂停使用的所述第一实体单元的存取行为，导致后续对所述第一实体单元的读取检测失准。

在一实施例中，在所述读取检测中，存储器控制电路23可指示存储器模块122从所述第一实体单元读取数据。例如，所读取的数据包括存储于所述第一实体单元中的验证数据。存储器控制电路23可指示解码电路24对所读取的数据(即所述验证数据)进行解码。然后，存储器控制电路23可根据解码结果判断所述第一实体单元是否通过所述读取检测。

在一实施例中，若所述解码结果反映所读取的验证数据可被成功地解码，则存储器控制电路23可直接判定所述第一实体单元通过所述读取检测。在另一实施例中，存储器控制电路23可根据其他规则来判断所述第一实体单元是否通过所述读取检测。

在一实施例中，存储器控制电路23可根据解码电路24对所述验证数据的解码结果获得对应于所述第一实体单元的错误比特评估值。所述错误比特评估值可反映基于预设读取电压电平从所述第一实体单元读取的验证数据中的错误在所述第一实体单元中的分布或统计状况。存储器控制电路23可根据所述错误比特评估值判定所述第一实体单元是否通过所述读取检测。在一实施例中，所述错误比特评估值可反映且正相关于基于所述预设读取电压电平从所述第一实体单元中的各个实体页读取的验证数据的比特错误率。在一实施例中，所述错误比特评估值可反映基于所述预设读取电压电平从所述第一实体单元中的各个实体页读取的验证数据中的错误比特的总数和/或所述总数的平均值。

在一实施例中，存储器控制电路23可判断所述错误比特评估值是否大于一门槛值(亦称为第一门槛值)。在一实施例中，响应于所述错误比特评估值大于所述第一门槛值，存储器控制电路23可判定所述第一实体单元未通过所述读取检测。在一实施例中，响应于所述错误比特评估值不大于所述第一门槛值，存储器控制电路23可判定所述第一实体单元通过所述读取检测中的至少一部分检测。

图4是根据本发明的实施例所示出的预设读取电压电平的示意图。请参照图4，假设所述第一实体单元中一或多个实体页中的存储单元的临界电压分布包含状态401与402。状态401表示所述第一实体单元中在不同电压状态下用以存储某一比特值(例如比特“0”)或某一比特值组合的存储单元的个数。状态402表示所述第一实体单元中在不同电压状态下用以存储另一比特值(例如比特“1”)或另一比特值组合的存储单元的个数。电压电平V(0)用以表示所述预设读取电压电平。特别是，当所述第一实体单元中的存储单元发生损耗时，电压电平V(0)与所述临界电压分布之间的相对位置会发生偏移，如图4所示。所述偏移会造成使用电压电平V(0)从所述存储单元中读取的数据中出现错误。须注意的是，图4中电压电平V(0)与所述临界电压分布之间的相对位置仅为示意，非用以限制本发明。

在一实施例中，存储器控制电路23可根据解码电路24对所述验证数据的解码结果获得对应于所述第一实体单元的读取电压偏移值。例如，在解码电路24对所读取的验证数据执行解码的过程中，存储器控制电路23可通过解码电路24执行一个最佳读取电压电平的追踪操作。存储器控制电路23可根据此追踪操作的执行结果决定对应于所述第一实体单元的一个最佳读取电压电平。存储器控制电路23可获得此最佳读取电压电平与所述预设读取电压电平之间的电压差。在一实施例中，所述读取电压偏移值可反映和/或正相关于此电压差。

在一实施例中，存储器控制电路23可判断所述读取电压偏移值是否大于一门槛值(亦称为第二门槛值)。在一实施例中，响应所述读取电压偏移值大于所述第二门槛值，存储器控制电路23可判定所述第一实体单元未通过所述读取检测。在一实施例中，响应于所述读取电压偏移值不大于所述第二门槛值，存储器控制电路23可判定所述第一实体单元通过所述读取检测中的至少一部分检测。

图5是根据本发明的实施例所示出的预设读取电压电平与最佳读取电压电平的示意图。请参照图5，假设所述第一实体单元中一或多个实体页中的存储单元的临界电压分布包含状态401与402。电压电平V(0)用以表示所述预设读取电压电平。电压电平V(1)用以表示所述最佳读取电压电平。相较于预设读取电压电平(即电压电平V(0))，最佳读取电压电平(即电压电平V(1))更靠近状态401与402之间存储单元的重迭数目最少的电压位置。在一实施例中，所述读取电压偏移值可反映或正相关于电压电平V(0)与V(1)之间的电压差。须注意的是，图5中电压电平V(0)与V(1)与所述临界电压分布之间的相对位置仅为示意，非用以限制本发明。

在一实施例中，存储器控制电路23可根据解码电路24对所述验证数据的解码结果获得基于多个软决策读取电压电平读取所述第一实体单元中的至少部分存储单元所检测到的比特翻转次数。在一实施例中，所述比特翻转次数可反映和/或正相关于在依序使用所述多个软决策读取电压电平来从所述存储单元中读取数据时，所读取到的比特发生翻转(即改变)的次数。

在一实施例中，存储器控制电路23可判断所述比特翻转次数是否大于一门槛值(亦称为第三门槛值)。在一实施例中，响应于所数比特翻转次数大于所述第三门槛值，存储器控制电路23可判定所述第一实体单元未通过所述读取检测。在一实施例中，响应于所数比特翻转次数不大于所述第三门槛值，存储器控制电路23可判定所述第一实体单元通过所述读取检测中的至少一部分检测。

图6是根据本发明的实施例所示出的软决策读取电压电平的示意图。请参照图6，假设所述第一实体单元中一或多个实体页中的存储单元的临界电压分布包含状态401与402。在解码电路24对所述验证数据执行解码的过程中，多个软决策读取电压电平V(S1)～V(S5)可被用于读取所述存储单元以获得软信息。以软决策读取电压电平V(S1)与V(S2)为例，假设某一存储单元的临界电压介于软决策读取电压电平V(S1)与V(S2)之间，在依序使用软决策读取电压电平V(S1)与V(S2)来读取此存储单元后，从此存储单元读取的比特数据会发生翻转(例如从比特“0”翻转为比特“1”或者从比特“1”翻转为比特“0”)。在一实施例中，所述比特翻转次数可反映在依序使用软决策读取电压电平V(S1)～V(S5)来从所述存储单元中读取数据时，所读取到的比特发生翻转的总次数。须注意的是，图6中软决策读取电压电平V(S1)～V(S5)与所述临界电压分布之间的相对位置仅为示意，非用以限制本发明。

在一实施例中，只有在通过所述读取检测中的所有检测后(例如所述错误比特评估值不大于所述第一门槛值、所述读取电压偏移值不大于所述第二门槛值、且所数比特翻转次数不大于所述第三门槛值)，存储器控制电路23才会判定所述第一实体单元通过所述读取检测。然而，相关的决策机制仍可视实务需求调整，本发明不加以限制。例如，在一实施例中，只要通过所述读取检测中的一部分检测，存储器控制电路23即可判定所述第一实体单元通过所述读取检测。

在一实施例中，在判定所述第一实体单元通过所述读取检测后，所述第一实体单元可被回收并加回至图3的闲置区32中，以等待下次被使用。然而，若存储器控制电路23判定所述第一实体单元未通过所述读取检测，则所述第一实体单元将持续被标记为坏块且被维持在图3的坏块处置区33中。

图7是根据本发明的实施例所示出的存储器管理方法的流程图。请参照图7，在步骤S701中，对第一实体单元执行坏块处置并暂停使用所述第一实体单元。在步骤S702中，在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测。在步骤S703中，判断所述第一实体单元是否通过读取检测。响应于所述第一实体单元通过所述读取检测，在步骤S704中，恢复使用所述第一实体单元。然而，若所述第一实体单元未通过读取检测，则持续暂停使用所述第一实体单元并可回到步骤S701中，对其余符合条件的实体单元进行坏块处置。

综上所述，在对第一实体单元执行坏块处置且经过预设时间后，可对所述第一实体单元执行读取检测。响应于所述第一实体单元通过所述读取检测，所述第一实体单元可被回收并恢复使用。通过对符合条件的坏块进行回收再利用，可在存储器模块的可靠度与装置效能(及存储器模块的耐用度)之间取得平衡。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器管理方法，其特征在于，用于存储器模块，所述存储器模块包括多个实体单元，且所述存储器管理方法包括：

对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；

在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及

响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

2.根据权利要求1所述的存储器管理方法，其中所述坏块处置包括：

将所述第一实体单元的实体地址信息从映射管理表格中移除；

指示所述存储器模块抹除所述第一实体单元；并且

指示所述存储器模块将验证数据存储至经抹除的所述第一实体单元中。

3.根据权利要求2所述的存储器管理方法，还包括：

响应于所述第一实体单元通过所述读取检测，将所述第一实体单元的所述实体地址信息加回所述映射管理表格中。

4.根据权利要求1所述的存储器管理方法，其中所述读取检测包括：

指示所述存储器模块从所述第一实体单元读取数据；

对所读取的所述数据进行解码；以及

根据解码结果判断所述第一实体单元是否通过所述读取检测。

5.根据权利要求4所述的存储器管理方法，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的步骤包括：

根据所述解码结果获得对应于所述第一实体单元的错误比特评估值；以及

响应于所述错误比特评估值大于第一门槛值，判定所述第一实体单元未通过所述读取检测。

6.根据权利要求5所述的存储器管理方法，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的步骤还包括：

根据所述解码结果获得对应于所述第一实体单元的读取电压偏移值；以及

响应于所述读取电压偏移值大于第二门槛值，判定所述第一实体单元未通过所述读取检测。

7.根据权利要求6所述的存储器管理方法，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的步骤还包括：

根据所述解码结果获得基于多个软决策读取电压电平读取所述第一实体单元中的至少部分存储单元所检测到的比特翻转次数；

响应于所述比特翻转次数大于第三门槛值，判定所述第一实体单元未通过所述读取检测；以及

响应于所述比特翻转次数不大于所述第三门槛值，判定所述第一实体单元通过所述读取检测。

8.一种存储器存储装置，其特征在于，包括：

连接接口，用以连接至主机系统；

存储器模块，包括多个实体单元；以及

存储器控制器，连接至所述连接接口与所述存储器模块，

其中所述存储器控制器用以：

对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；

在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及

响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

9.根据权利要求8所述的存储器存储装置，其中所述坏块处置包括：

将所述第一实体单元的实体地址信息从映射管理表格中移除；

指示所述存储器模块抹除所述第一实体单元；并且

指示所述存储器模块将验证数据存储至经抹除的所述第一实体单元中。

10.根据权利要求9所述的存储器存储装置，其中所述存储器控制器还用以：

响应于所述第一实体单元通过所述读取检测，将所述第一实体单元的所述实体地址信息加回所述映射管理表格中。

11.根据权利要求8所述的存储器存储装置，其中所述读取检测包括：

指示所述存储器模块从所述第一实体单元读取数据；

对所读取的所述数据进行解码；以及

根据解码结果判断所述第一实体单元是否通过所述读取检测。

12.根据权利要求11所述的存储器存储装置，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作包括：

根据所述解码结果获得对应于所述第一实体单元的错误比特评估值；以及

响应于所述错误比特评估值大于第一门槛值，判定所述第一实体单元未通过所述读取检测。

13.根据权利要求12所述的存储器存储装置，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作还包括：

根据所述解码结果获得对应于所述第一实体单元的读取电压偏移值；以及

响应于所述读取电压偏移值大于第二门槛值，判定所述第一实体单元未通过所述读取检测。

14.根据权利要求13所述的存储器存储装置，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作还包括：

根据所述解码结果获得基于多个软决策读取电压电平读取所述第一实体单元中的至少部分存储单元所检测到的比特翻转次数；

响应于所述比特翻转次数大于第三门槛值，判定所述第一实体单元未通过所述读取检测；以及

响应于所述比特翻转次数不大于所述第三门槛值，判定所述第一实体单元通过所述读取检测。

15.一种存储器控制器，其特征在于，包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至存储器模块，所述存储器模块包括多个实体单元；以及

存储器控制电路，连接至所述主机接口与所述存储器接口，

其中所述存储器控制电路用以：

对所述多个实体单元中的第一实体单元执行坏块处置并暂停使用所述第一实体单元；

在对所述第一实体单元执行所述坏块处置且经过预设时间后，对所述第一实体单元执行读取检测；以及

响应于所述第一实体单元通过所述读取检测，恢复使用所述第一实体单元。

16.根据权利要求15所述的存储器控制器，其中所述坏块处置包括：

将所述第一实体单元的实体地址信息从映射管理表格中移除；

指示所述存储器模块抹除所述第一实体单元；并且

指示所述存储器模块将验证数据存储至经抹除的所述第一实体单元中。

17.根据权利要求16所述的存储器控制器，其中所述存储器控制电路还用以：

响应于所述第一实体单元通过所述读取检测，将所述第一实体单元的所述实体地址信息加回所述映射管理表格中。

18.根据权利要求15所述的存储器控制器，其中所述存储器控制器还包括解码电路，且所述读取检测包括：

指示所述存储器模块从所述第一实体单元读取数据；

指示所述解码电路对所读取的所述数据进行解码；以及

根据解码结果判断所述第一实体单元是否通过所述读取检测。

19.根据权利要求18所述的存储器控制器，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作包括：

根据所述解码结果获得对应于所述第一实体单元的错误比特评估值；以及

响应于所述错误比特评估值大于第一门槛值，判定所述第一实体单元未通过所述读取检测。

20.根据权利要求19所述的存储器控制器，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作还包括：

根据所述解码结果获得对应于所述第一实体单元的读取电压偏移值；以及

响应于所述读取电压偏移值大于第二门槛值，判定所述第一实体单元未通过所述读取检测。

21.根据权利要求20所述的存储器控制器，其中根据所述解码结果判断所述第一实体单元是否通过所述读取检测的操作还包括：

根据所述解码结果获得基于多个软决策读取电压电平读取所述第一实体单元中的至少部分存储单元所检测到的比特翻转次数；

响应于所述比特翻转次数大于第三门槛值，判定所述第一实体单元未通过所述读取检测；以及

响应于所述比特翻转次数不大于所述第三门槛值，判定所述第一实体单元通过所述读取检测。

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