CN113986195A - 一种延迟型单比特存内计算单元及装置 - Google Patents

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Abstract

本发明提出了一种延迟型单比特存内计算单元及装置。装置包括：行译码驱动模块、列译码驱动模块、N×N个存内计算单元、N个延迟比较单元和参考延迟模块；该存内计算装置将数据的乘法结果转换为延迟信息，通过延迟的累加实现乘法结果的累加，最后将求和结果与参考延迟Delay_REF比较，量化得到最终的乘累加结果。本发明提出的延迟型存内计算单元能够直接进行多级的级联，不会存在电流型存内计算装置由于级联个数太多导致的难以量化和错误写入等问题，能够有效提升存内计算电路的适用范围。

Description

一种延迟型单比特存内计算单元及装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种延迟型单比特存内计算单元及装置。
背景技术
在传统的冯诺依曼架构中，存储和运算模块之间需要经由有限的带宽进行频繁大量的数据交互，这会大大限制系统的吞吐量，也会造成大量的功耗浪费。为了解决这一问题，存内计算架构被提出。传统的存内计算架构多采用电流型方案，通过电流的累加完成乘累加操作。但传统的电流型存内计算架构若级联过多的存算单元会导致输出难以量化，还会造成存算单元的错误写入。
发明内容
本发明的目的是提供一种延迟型单比特存内计算单元及装置，以实现量化输出。
为实现上述目的，本发明提供了一种延迟型单比特存内计算单元，所述存内计算单元包括：
存储单元，用于读、写和存储权重值；
乘法单元，与存储单元连接，用于将所述权重值和第一输入数据相乘，获得乘法结果；
延迟单元，与所述乘法单元连接，用于根据所述乘法结果控制输出第二输入数据的延迟时间；
所述延迟单元包括：
第一反相器、第二反相器和第一二输入选择器；所述第一反相器的输入端与所述第一二输入选择器的第一输入端分别输入第二输入数据；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端连接与所述第一二输入选择器的第二输入端连接，所述第一二输入选择器的选择信号端与所述乘法单元连接，所述第一二输入选择器的输出端用于输出延迟后的第二输入数据。
可选地，所述存储单元为6T-SRAM存储单元。
可选地，所述乘法单元为同或门；所述同或门的第一输入端与所述存储单元连接，所述同或门的第二输入端用于输入第一输入数据，所述同或门的输出端与所述第一二输入选择器的选择信号端连接。
本发明还提供一种延迟型单比特存内计算装置，所述装置包括：行译码驱动模块、列译码驱动模块、N×N个上述的存内计算单元、N个延迟比较单元和参考延迟模块；
所述行译码驱动模块包括数据输出端和N个字线输出端；数据输出端用于输出第二输入数据；所述字线输出端用于输出N个字线；
所述列译码驱动模块包括N个位线输出端、N个反位线输出端和N个数据输出端；所述位线输出端用于输出N个位线，所述反位线输出端用于输出N个反位线，数据输出端用于输出N个第一输入数据；
各存内计算单元均包括位线输入端、反位线输入端、第一数据输入端、第二数据输入端和字线输入端；所述位线输入端用于输入位线，所述反位线输入端用于输入反位线，所述第一数据输入端用于输入第一输入数据，所述第二数据输入端用于输入第二输入数据，所述反位线输入端用于输入反位线；
所述行译码驱动模块的第i个字线输出端与第i行中的N个存内计算单元的字线输入端连接，所述行译码驱动模块的数据输出端分别与各列中第1个存内计算单元的第二数据输入端和参考延迟模块连接；其中，i为大于等于1且小于等于N的正整数；
所述列译码驱动模块的第j个位线输出端与第j列中的N个存内计算单元的位线输入端连接，所述列译码驱动模块的第j个反位线输出端与第j列中的N个存内计算单元的反位线输入端连接，所述列译码驱动模块的第j个数据输出端与第j列中的N个存内计算单元的第一数据输入端连接；其中，j为大于等于1且小于等于N的正整数；
参考延迟模块分别与N个延迟比较单元的第一数据输入端连接，第j个延迟比较单元的第二数据输入端分别与第j行的第N个存内计算单元的数据输出端连接，第j行的第i+1个存内计算单元的第二数据输入端分别与第j行的第i个存内计算单元的数据输出端连接。
可选地，所述参考延迟模块包括N个参考延迟单元，第i+1个参考延迟单元的输入端与第i个参考延迟单元的输出端连接，第1个参考延迟单元的输入端与所述行译码驱动模块的数据输出端连接，第N个参考延迟单元的输出端与各延迟比较单元的第一数据输入端连接。
可选地，所述参考延迟单元包括：
第三反相器、第四反相器和第二二输入选择器；所述第三反相器的输入端和所述第二二输入选择器的第一输入端连接，且将连接后的端点称为参考延迟单元的输入端；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端连接与所述第二二输入选择器的第二输入端连接，所述第二二输入选择器的输出端为参考延迟单元的输出端。
可选地，N为128。
可选地，所述延迟比较单元为SR锁存器。
可选地，所述SR锁存器包括：第一与非门和第二与非门；第一与非门的第二输入端与第二与非门的输出端连接，第二与非门的输出端与第一与非门的第二输入端连接，将所述第一与非门的第一输入端称为延迟比较单元的第一数据输入端，将所述第二与非门的第二输入端称为延迟比较单元的第二数据输入端，将所述第一与非门的输出端称为延迟比较单元的数据输出端。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提出了一种延迟型单比特存内计算单元及装置。该存内计算装置将数据的乘法结果转换为延迟信息，通过延迟的累加实现乘法结果的累加，最后将求和结果与参考延迟Delay_REF比较，量化得到最终的乘累加结果。本发明提出的延迟型存内计算单元能够直接进行多级的级联，不会存在电流型存内计算装置由于级联个数太多导致的难以量化和错误写入等问题，能够有效提升存内计算电路的适用范围。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明延迟型单比特存内计算单元结构示意图；
图2为本发明延迟型单比特存内计算装置结构示意图；
图3为本发明SR锁存器结构示意图；
符号说明：
1-行译码驱动模块，2-列译码驱动模块，3-存算单元，4-参考延迟模块，5-延迟比较单元，31-存储单元，32-乘法单元，33-延迟单元，51-第一与非门，52-第二与非门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种延迟型单比特存内计算单元及装置，以实现量化输出。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1
如图1所示，本发明公开一种延迟型单比特存内计算单元，所述存内计算单元包括：存储单元31、乘法单元32和延迟单元33；所述存储单元31通过乘法单元32和延迟单元33连接；所述存储单元31用于读、写和存储权重值；所述乘法单元32用于将所述权重值和第一输入数据IN相乘，获得乘法结果；所述延迟单元33用于根据所述乘法结果控制输出第二输入数据Delay_IN的延迟时间。
如图1所示，本发明所述延迟单元33包括：第一反相器、第二反相器和第一二输入选择器；所述第一反相器的输入端与所述第一二输入选择器的第一输入端分别输入第二输入数据；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端连接与所述第一二输入选择器的第二输入端连接，所述第一二输入选择器的选择信号端与所述乘法单元32连接，所述第一二输入选择器的输出端用于输出延迟后的第二输入数据。
本实施例中，在存储模式下，所述存储单元31的工作原理与常规SRAM相同，通过WL、BL以及BLB对存储单元31存储的权重值进行读写。在运算模式下，利用乘法单元32将第一输入数据与存储单元31存储权重值进行乘法操作，将乘法结果作为选择信号控制本级延迟单元33的延迟。当乘法结果为1时，本级延迟单元33的延迟为一个选择器延迟，当乘法结果为0时，本级延迟单元33的延迟为一个选择器和两个反相器的延迟和，因此延迟单元33的延迟信息表征了乘法的结果。
如图1所示，本发明所述存储单元31采用常规的6管SRAM存储单元结构，即6T-SRAM存储单元，所述6T-SRAM存储单元包括：
晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5和晶体管M6；
晶体管M1的源极和晶体管M2的源极均与电源连接，晶体管M1的栅极、晶体管M3的栅极、晶体管M2的漏极和晶体管M4的漏极均与晶体管M5的漏极连接，晶体管M2的栅极、晶体管M4的栅极、晶体管M1的漏极和晶体管M3的漏极均与晶体管M6的源极连接，晶体管M3的源极和晶体管M4的源极均与地连接，晶体管M5的栅极和晶体管M6的栅极均与所述行译码驱动模块1连接，晶体管M5的漏极与QB点连接，晶体管M5的源极与所述列译码驱动模块2连接，晶体管M6的源极与Q点连接，晶体管M6的漏极与所述列译码驱动模块2连接。
如图1所示，本发明所述乘法单元32为同或门；所述同或门的第一输入端与所述存储单元31的Q点连接，所述同或门的第二输入端用于输入第一输入数据IN，所述同或门的输出端与所述第一二输入选择器的选择信号端连接。
实施例2
如图2所示，本发明还提供一种延迟型单比特存内计算装置，所述装置包括：行译码驱动模块1、列译码驱动模块2、N×N个实施例1中的存内计算单元（简称图2中的存算单元3）、N个延迟比较单元5和参考延迟模块4。本实施例中取N为128。
所述行译码驱动模块1包括数据输出端和N个字线输出端；数据输出端用于输出第二输入数据Delay_IN；所述字线输出端用于输出N个字线WL<0>-WL<127>。
所述列译码驱动模块2包括N个位线输出端、N个反位线输出端和N个数据输出端；所述位线输出端用于输出N个位线B<0>-B<127>，所述反位线输出端用于输出N个反位线BL<0>-BL<127>，数据输出端用于输出N个第一输入数据IN<0>-IN<127>。
各存内计算单元均包括位线输入端、反位线输入端、第一数据输入端、第二数据输入端和字线输入端；所述位线输入端用于输入位线，所述反位线输入端用于输入反位线，所述第一数据输入端用于输入第一输入数据，所述第二数据输入端用于输入第二输入数据，所述反位线输入端用于输入反位线。
N个延迟比较单元5的数据输出端输出N个延迟的第二输入数据Delay_IN，即OUT<0>-OUT<127>。
所述行译码驱动模块1的第i个字线输出端与第i行中的N个存内计算单元的字线输入端连接（图2中的虚线表示跨过模块连接），所述行译码驱动模块1的数据输出端分别与各列中第1个存内计算单元的第二数据输入端和参考延迟模块4连接；其中，i为大于等于1且小于等于N的正整数。
所述列译码驱动模块2的第j个位线输出端与第j列中的N个存内计算单元的位线输入端连接，所述列译码驱动模块2的第j个反位线输出端与第j列中的N个存内计算单元的反位线输入端连接，所述列译码驱动模块2的第j个数据输出端与第j列中的N个存内计算单元的第一数据输入端连接；其中，j为大于等于1且小于等于N的正整数。
参考延迟模块4分别与N个延迟比较单元5的第一数据输入端连接，第j个延迟比较单元5的第二数据输入端分别与第j行的第N个存内计算单元的数据输出端连接，第j行的第i+1个存内计算单元的第二数据输入端分别与第j行的第i个存内计算单元的数据输出端连接。
本实施例中，在进行存内计算操作时，将第一输入数据输入到各个存内计算单元，然后各个存内计算单元完成第一输入数据与存储的权重值的乘法操作后，并配置好各个存内计算单元的延迟；之后给入第二输入数据Delay_IN，延迟信号在每一行的存内计算单元上传播；最后将每一行的延迟信号与参考延迟Delay_REF比较得到最后的输出，参考延迟Delay_REF由选择信号分别为0和1的延迟单元33级联得到。
如图2所示，本发明所述参考延迟模块4包括N个参考延迟单元，第i+1个参考延迟单元的输入端与第i个参考延迟单元的输出端连接，第1个参考延迟单元的输入端与所述行译码驱动模块1的数据输出端连接，第N个参考延迟单元的输出端与各延迟比较单元5的第一数据输入端连接。本实施例中，所述参考延迟单元包括：
第三反相器、第四反相器和第二二输入选择器；所述第三反相器的输入端和所述第二二输入选择器的第一输入端连接，且将连接后的端点称为参考延迟单元的输入端；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端连接与所述第二二输入选择器的第二输入端连接，所述第二二输入选择器的输出端为参考延迟单元的输出端。本发明中各所述第二二输入选择器的选择信号端用于输入给定的选择信号。
如图3所示，本发明所述延迟比较单元5为SR锁存器。本实施例中，所述SR锁存器包括：第一与非门51和第二与非门52；第一与非门51的第二输入端与第二与非门52的输出端连接，第二与非门52的输出端与第一与非门51的第二输入端连接，将所述第一与非门51的第一输入端称为延迟比较单元5的第一数据输入端，将所述第二与非门52的第二输入端称为延迟比较单元5的第二数据输入端，将所述第一与非门51的输出端称为延迟比较单元5的数据输出端。第一与非门51的第一输入端输入Delay_REF信号，第二与非门52的第二输入端输入Delay_OUT信号，第一与非门51的输出端输出OUT信号，第二与非门52的输出端输出OUTB信号。
在初始状态下，Delay_OUT和Delay_REF均为低电平，此时输出OUT和OUTB均为1，延迟比较单元5处于空闲状态，输出无效。在延迟比较单元5开始延迟比较时，若Delay_REF早于Delay_OUT变为1，则OUT变为0，OUTB保持1，输出为0，在Delay_OUT也变为1时，输出OUT保持为0；反之，若Delay_OUT早于Delay_REF变为1，则OUTB变为0，OUT保持1，输出为1，在Delay_REF也变为1时，输出OUT保持为1。
常规的电流型存内计算装置通过电流的叠加完成乘累加的运算，通过将累加的电流转换成电压，然后量化转换后的电压得到输出结果。但受限于电压的范围，若级联过多的存算单元3会导致输出难以量化，此外还会造成存算单元3的错误写入。针对这些问题，本发明提出了一种延迟型存内计算装置。该存内计算装置将数据的乘法结果转换为延迟信息，通过延迟的累加实现乘法结果的累加，最后将求和结果与参考延迟比较，量化得到最终的乘累加结果。提出的延迟型存内计算单元能够直接进行多级的级联，不会存在电流型存内计算装置由于级联个数太多导致的难以量化和错误写入等问题，能够有效提升存内计算电路的适用范围。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种延迟型单比特存内计算单元，其特征在于，所述存内计算单元包括：
存储单元，用于读、写和存储权重值；
乘法单元，与存储单元连接，用于将所述权重值和第一输入数据相乘，获得乘法结果；
延迟单元，与所述乘法单元连接，用于根据所述乘法结果控制输出第二输入数据的延迟时间；
所述延迟单元包括：
第一反相器、第二反相器和第一二输入选择器；所述第一反相器的输入端与所述第一二输入选择器的第一输入端分别输入第二输入数据；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端连接与所述第一二输入选择器的第二输入端连接，所述第一二输入选择器的选择信号端与所述乘法单元连接，所述第一二输入选择器的输出端用于输出延迟后的第二输入数据。
2.根据权利要求1所述的延迟型单比特存内计算单元，其特征在于，所述存储单元为6T-SRAM存储单元。
3.根据权利要求1所述的延迟型单比特存内计算单元，其特征在于，所述乘法单元为同或门；所述同或门的第一输入端与所述存储单元连接，所述同或门的第二输入端用于输入第一输入数据，所述同或门的输出端与所述第一二输入选择器的选择信号端连接。
4.一种延迟型单比特存内计算装置，其特征在于，所述装置包括：行译码驱动模块、列译码驱动模块、N×N个权利要求1-3中任一项所述的存内计算单元、N个延迟比较单元和参考延迟模块；
所述行译码驱动模块包括数据输出端和N个字线输出端；数据输出端用于输出第二输入数据；所述字线输出端用于输出N个字线；
所述列译码驱动模块包括N个位线输出端、N个反位线输出端和N个数据输出端；所述位线输出端用于输出N个位线，所述反位线输出端用于输出N个反位线，数据输出端用于输出N个第一输入数据；
各存内计算单元均包括位线输入端、反位线输入端、第一数据输入端、第二数据输入端和字线输入端；所述位线输入端用于输入位线，所述反位线输入端用于输入反位线，所述第一数据输入端用于输入第一输入数据，所述第二数据输入端用于输入第二输入数据，所述反位线输入端用于输入反位线；
所述行译码驱动模块的第i个字线输出端与第i行中的N个存内计算单元的字线输入端连接，所述行译码驱动模块的数据输出端分别与各列中第1个存内计算单元的第二数据输入端和参考延迟模块连接；其中，i为大于等于1且小于等于N的正整数；
所述列译码驱动模块的第j个位线输出端与第j列中的N个存内计算单元的位线输入端连接，所述列译码驱动模块的第j个反位线输出端与第j列中的N个存内计算单元的反位线输入端连接，所述列译码驱动模块的第j个数据输出端与第j列中的N个存内计算单元的第一数据输入端连接；其中，j为大于等于1且小于等于N的正整数；
参考延迟模块分别与N个延迟比较单元的第一数据输入端连接，第j个延迟比较单元的第二数据输入端分别与第j行的第N个存内计算单元的数据输出端连接，第j行的第i+1个存内计算单元的第二数据输入端分别与第j行的第i个存内计算单元的数据输出端连接。
5.根据权利要求4所述的延迟型单比特存内计算装置，其特征在于，所述参考延迟模块包括N个参考延迟单元，第i+1个参考延迟单元的输入端与第i个参考延迟单元的输出端连接，第1个参考延迟单元的输入端与所述行译码驱动模块的数据输出端连接，第N个参考延迟单元的输出端与各延迟比较单元的第一数据输入端连接。
6.根据权利要求5所述的延迟型单比特存内计算装置，其特征在于，所述参考延迟单元包括：
第三反相器、第四反相器和第二二输入选择器；所述第三反相器的输入端和所述第二二输入选择器的第一输入端连接，且将连接后的端点称为参考延迟单元的输入端；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端连接与所述第二二输入选择器的第二输入端连接，所述第二二输入选择器的输出端为参考延迟单元的输出端。
7.根据权利要求5所述的延迟型单比特存内计算装置，其特征在于，N为128。
8.根据权利要求5所述的延迟型单比特存内计算装置，其特征在于，所述延迟比较单元为SR锁存器。
9.根据权利要求8所述的延迟型单比特存内计算装置，其特征在于，所述SR锁存器包括：第一与非门和第二与非门；第一与非门的第二输入端与第二与非门的输出端连接，第二与非门的输出端与第一与非门的第二输入端连接，将所述第一与非门的第一输入端称为延迟比较单元的第一数据输入端，将所述第二与非门的第二输入端称为延迟比较单元的第二数据输入端，将所述第一与非门的输出端称为延迟比较单元的数据输出端。
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