CN113964252A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请提供一种半导体结构及其制备方法。该半导体结构包括：设置于衬底上的过渡层以及第一DBR层；贯穿过渡层以及第一DBR层的第一凹槽，且第一凹槽的下方至少留有部分衬底；设置于第一DBR层上以及第一凹槽内的N型半导体层；依次层叠设置于所述N型半导体层上的发光层以及P型半导体层。本申请通过设置第一DBR层，做为选择性外延生长的掩膜结构，能够有效降低位错产生，提高外延层质量，即提高器件性能；另一方面，由于第一DBR层本身存在高反射率性质，从而提高器件的发光效率。并且，由于是在第一凹槽内进行侧向外延，极大降低穿透位错的产生，提高半导体结构的质量。
Description
技术领域
本申请涉及半导体领域，尤其涉及一种半导体结构及其制备方法。
背景技术
现有技术中高质量外延片的制备一直是研究的难点，在制备半导体结构的过程中，大多数的半导体结构在衬底层上属于异质生长，晶格常数的不同，会导致位错密度过高，从而导致发光效率低，并恶化器件性能。同时，由于晶格常数和热膨胀系数的不同，外延层与衬底之间存在较大的应力，会产生较大的翘曲和裂纹，大的翘曲不利于器件加工，裂纹会影响产品良率；
因此，如何进一步提高器件发光效率、提高外延层质量和可靠性，仍然是目前亟待解决的难题。
发明内容
本申请提供一种半导体结构及其制备方法，能够提高器件发光效率、提高外延层质量。
为实现上述目的，根据本申请实施例提供一种半导体结构，所述半导体结构包括：
衬底；
层叠设置于所述衬底上的过渡层以及第一DBR层；
第一凹槽，所述第一凹槽贯穿所述过渡层以及所述第一DBR层，且所述第一凹槽的下方至少留有部分所述衬底，在所述第一凹槽的底部形成介质层；
设置于所述第一DBR层上以及所述第一凹槽内的N型半导体层；
依次层叠设置于所述N型半导体层上的发光层以及P型半导体层。
可选的，所述N型半导体层包括三族氮化物材料；和/或所述P型半导体层包括三族氮化物材料。
可选的，所述第一凹槽的数量为多个，多个所述第一凹槽间隔设置于所述衬底上。
可选的，所述过渡层的材料为GaN基材料或者为AlN。
根据本申请实施例的第二方面，提供一种半导体结构的制备方法。所述半导体结构的制备方法包括以下步骤：
S1：在衬底上依次形成过渡层以及第一DBR层；
S2：对完成步骤S1后形成的结构进行刻蚀形成第一凹槽，所述第一凹槽贯穿所述过渡层以及所述第一DBR层，且所述第一凹槽的下方至少留有部分所述衬底，在所述第一凹槽的底部形成介质层；
S3：在所述第一凹槽内进行同质外延二次侧向生长N型半导体层；
S4：在所述N型半导体层上依次形成发光层以及P型半导体层。
可选的，步骤S3中，所述同质外延二次侧向生长N型半导体层包括以下步骤：
首先在所述第一凹槽暴露出所述过渡层的侧壁形成所述N型半导体晶核；
相对于所述第一凹槽的侧壁以所述晶核为起点横向生长所述N型半导体；
随后相对于所述第一凹槽的侧壁纵向生长所述N型半导体；
当所述N型半导体生长位置达到所述第一凹槽的开口处时，所述N型半导体生长方式由纵向生长转变为在所述第一DBR层上横向生长，最终形成所述N型半导体层。
可选的，所述N型半导体层包括三族氮化物材料；和/或所述P型半导体层包括三族氮化物材料。
可选的，所述第一凹槽的数量为多个，多个所述第一凹槽间隔设置于所述衬底上。
可选的，所述过渡层的材料为GaN基材料或者为AlN。
可选的，在所述步骤S4之后，所述半导体结构的制备方法还包括步骤：
S5：在完成步骤S4后形成的结构上刻蚀第二凹槽的第一部分，所述第一部分贯穿所述P型半导体层、所述发光层，且所述第一部分的下方至少留有部分所述N型半导体层，再在所述第二凹槽的第一部分内刻蚀所述第二凹槽的第二部分，所述第二部分贯穿所述N型半导体层、第一DBR层以及过渡层，且所述第二部分的下方至少留有部分所述衬底，所述第二部分的宽度小于所述第一部分的宽度；
S6：形成绝缘层，绝缘层位于所述P型半导体层上、以及所述第二凹槽内，在绝缘层上形成第三凹槽和第四凹槽，所述第三凹槽位于所述P型半导体层上，所述第三凹槽贯穿所述绝缘层且下方至少留有部分P型半导体层，所述第四凹槽位于所述第二凹槽内，所述第四凹槽贯穿所述绝缘层且下方至少留有部分N型半导体层；
S7：形成第一导电材料、第二导电材料以及第三导电材料，所述第一导电材料位于所述绝缘层上、以及所述第三凹槽内，且与所述P型半导体层接触，所述第二导电材料位于所述第一导电材料上，且与所述第一导电材料接触，所述第三导电材料位于所述第四凹槽内，且与所述N型半导体层接触；
S8：剥离所述衬底。
可选的，在步骤S6中包括以下步骤：
S71：在所述绝缘层上、以及所述第三凹槽内形成所述第一导电材料，所述第一导电材料与所述P型半导体层接触；
S72：在所述第一导电材料上形成所述第二DBR层，并在所述第二DBR层上刻蚀第五凹槽，所述第五凹槽贯穿所述第二DBR层，且所述第五凹槽的下方至少留有部分所述第一导电材料；
S73：在所述第一导电材料上、所述第五凹槽内形成所述第二导电材料，所述第二导电材料与所述第一导电材料接触，在所述第四凹槽内形成所述第三导电材料，所述第三导电材料与所述N型半导体层接触。
上述实施例的半导体结构及其制备方法中，通过设置多层结构的第一DBR层，能够有效防止竖向位错产生，有效提高外延层质量，即提高器件质量；另一方面，由于第一DBR层本身的高反射率性质，从而提高器件的发光效率。并且，由于是在第一凹槽内进行侧向外延，降低了穿透位错产生，提高了半导体结构的质量。
进一步，在上述实施例的半导体结构及其制备方法中，由于N型半导体层、是通过侧向外延技术形成的，这与传统的相比，由于介质层的存在，导致外延层通过首先在侧壁形成晶核，随后横向生长的方式，随后纵向生长，当N型半导体层填满凹槽后，生长方式依旧为横向生长。通过该生长方式的调整，不仅改善了传统沉积会在凹槽处产生较大的缺陷，实现凹槽位置的愈合较为规整，而且能够极大的降低穿透位错的产生。
附图说明
图1是本申请的实施例1的半导体结构的截面结构示意图。
图2(a)-图2(k)是本申请的实施例1的半导体结构的制备方法以及半导体结构的制备方法的工艺流程图。
图3(a)-图3(e)是本申请的实施例1的在半导体结构的制备过程中的半导体结构的俯视结构示意图。
图4是本申请的实施例1的半导体结构的制备方法制得的半导体结构的截面结构示意图。
图5(a)-图5(d)是本申请的实施例1的另一实施方式的半导体结构的制备方法的部分工艺流程图。
图6(a)-图6(d)是本申请的实施例1的另一实施方式的半导体结构的制备方法的部分工艺流程图。
图7是本申请的实施例1的另一实施方式的半导体结构制备方法制得的半导体结构的结构示意图。
附图标记说明
衬底 10
过渡层 20
第一DBR层 30
第一材料层 31
第二材料层 32
第一凹槽 40
介质层 41
N型半导体层 51
发光层 52
P型半导体层 53
第二凹槽 60
第一部分 61
第二部分 62
绝缘层 70
第三凹槽 71
第四凹槽 72
第三导电材料 83
第一导电材料 81
第二导电材料 82
第二DBR层 90
第三材料层 91
第四材料层 92
第五凹槽 93
水平方向 X
垂直方向 Y
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“多个”包括两个，相当于至少两个。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
实施例1
如图1所示，本实施例提供一种半导体结构。所述半导体结构包括：衬底10、层叠设置于衬底10上的过渡层20以及第一DBR(分布式布拉格反射distributed Braggreflection)层30；贯穿过渡层20以及第一DBR层30的第一凹槽40，且第一凹槽40的下方至少留有部分衬底10，第一凹槽40的底部形成有介质层41；设置于第一DBR层30上以及第一凹槽40内的N型半导体层51；依次层叠设置于N型半导体层51上的发光层52以及P型半导体层53。
过渡层20的材料可以是GaN基材料，也可以是AlN。可以通过物理气相沉积(PVD)的方式沉积材料为AlN的过渡层20。
过渡层20包括缓冲层和/或成核层，即，过渡层20包括所述缓冲层，或者过渡层20包括所述成核层，或者过渡层20包括所述缓冲层和所述成核层。所述缓冲层设置于衬底10与所述成核层之间。
第一DBR层30由第一材料层31和第二材料层32交替层叠而成。具体的，第一材料层31为氮化硅，第二材料层32为氧化硅。
介质层41的材料为二氧化硅或氮化硅。通过在第一凹槽40的底部形成有介质层41，以防止外延层以衬底为成核结构向上生长，使外延层以侧壁为起点，先沿水平方向X生长，然后沿垂直方向Y生长，从而能够增加侧向外延的稳定性，极大地减少了位错密度，使得外延闭合区域位错缺陷极少，提高了半导体结构的质量。
N型半导体层51和P型半导体层53均包括三族氮化物材料，如GaN、AlGaN、InGaN。
在本实施例中，第一凹槽40的数量为一个，但不限于此，第一凹槽40的数量可以根据设计要求设置为其他数量，在此不做限定。当第一凹槽40的数量为多个时，多个第一凹槽40间隔设置于衬底10上。
上述实施例的半导体结构中，通过设置多层结构的第一DBR层30，做为侧向外延的掩膜层，可有效降低，位错密度，有效提高外延层质量，即提高器件质量；另一方面，由于第一DBR层30本身的高反射率性质，从而提高器件的发光效率。
进一步，由于N型半导体层51是通过侧向外延技术形成的，由于介质层41的存在，导致N型半导体层51通过首先在第一凹槽40暴露出过渡层20的侧壁形成N型半导体晶核；相对于第一凹槽40的侧壁以晶核为起点横向生长N型半导体；随后相对于第一凹槽40的侧壁纵向生长N型半导体；当N型半导体生长位置达到第一凹槽40的开口处时，N型半导体生长方式由纵向生长转变为在第一DBR层30上横向生长，最终形成N型半导体层51。通过生长方式的调整，不仅改善了传统沉积会在凹槽处产生较大的缺陷，实现凹槽位置的愈合较为规整，而且能够极大的降低穿透位错的产生。
基于同一发明构思，本实施例还提供一种半导体结构的制备方法，用于制备上述半导体结构，图2(a)-图2(j)是本申请的实施例的半导体结构的制备方法的工艺流程图。所述半导体结构的制备方法包括以下步骤：
步骤100：如图2(a)所示，在衬底10上依次形成过渡层20以及第一DBR层30，第一DBR层30由第一材料层31和第二材料层32交替层叠而成，具体的，第一材料层31为氮化硅，第二材料层32为氧化硅；过渡层20的材料可以是GaN基材料，也可以是AlN；可以通过物理气相沉积(PVD)的方式沉积材料为AlN的过渡层20；
步骤200：如图2(b)所示，对完成步骤S100后形成的结构进行刻蚀形成第一凹槽40，第一凹槽40贯穿过渡层20以及第一DBR层30，且第一凹槽40的下方至少留有部分衬底10，接续，如图2(c)所示，在第一凹槽40的底部形成有介质层41；
步骤300：如图2(d)所示，在第一凹槽40内进行同质外延二次侧向生长N型半导体层51，N型半导体层51以第一凹槽40的侧壁为起点，先沿水平方向X生长，然后沿垂直方向Y生长，具体地如图2(d)中单向箭头方向所示，首先在第一凹槽40暴露出过渡层20的侧壁形成N型半导体晶核；相对于第一凹槽40的侧壁以晶核为起点横向生长N型半导体；随后相对于第一凹槽40的侧壁纵向生长N型半导体；当N型半导体生长位置达到第一凹槽40的开口处时，N型半导体生长方式由纵向生长转变为在第一DBR层30上横向生长，并最后形成愈合界面A，最终形成N型半导体层51。愈合界面A高于第一DBR层30的上表面；
步骤400：如图2(e)所示，在N型半导体层51上依次形成发光层52以及P型半导体层53。
在步骤200中，通过设置第一DBR层30，使用第一DBR层30作为掩膜层来形成第一凹槽40，由于第一DBR层30采用交替层叠的氮化硅和氧化硅，可以对下层的过渡层进行保护，因此能够在制备过程中，使刻蚀第一凹槽40时的深度能够达到衬底10，从而能够提高在后形成的层结构的质量，提高器件发光效率。如图3(a)-图3(e)所示，图中为从俯视角度展示第一凹槽40与待完成的半导体结构1在衬底10上的位置关系；另外，第一凹槽40的形状可以是长条，正方形，六边形，圆形，菱形，三角形等；最终形成的半导体结构1的形状不一定是方形，也可以是圆形或其它器件设计形状，这里不做限定。
通过在第一凹槽40的底部形成介质层41，以防止N型半导体层51以衬底为成核结构向上生长，由于第一凹槽40的底部介质层41的存在，N型半导体层51以侧壁为起点，先沿水平方向X生长，然后沿垂直方向Y生长，具体地如图2(d)中单向箭头方向所示，即，提高了半导体结构的质量。即，在形成N型半导体层51的过程中，由于在第一凹槽40的底部形成介质层41，使N型半导体层51以侧壁为起点通过侧向外延技术形成，通过该生长方式的调整，不仅改善了传统沉积生长方式会在凹槽处产生较大缺陷的问题，还实现了凹槽位置的愈合较为规整的目的，而且能够极大的降低穿透位错的产生。在一实施例中，第一凹槽40贯穿过渡层20，过渡层20包括成核层，第一凹槽40侧壁暴露出成核层，因此有利于外延层以侧壁为起点，先沿水平方向X生长，然后沿垂直方向Y生长。
本实施例的所述半导体结构的制备方法，在上述步骤400的形成半导体结构之后，还包括以下步骤：
步骤500：如图2(f)所示，在完成步骤S400后形成的结构上刻蚀第二凹槽60的第一部分61，第一部分61的下方至少留有部分N型半导体层51，第一部分61贯穿P型半导体层53、发光层52，且第一部分61的下方至少留有部分N型半导体层51；接续，如图2(g)所示，再在第二凹槽60的第一部分61内刻蚀所述第二凹槽60的第二部分62，第二部分62贯穿N型半导体层51、第一DBR层30以及过渡层20，且第二部分62的下方至少留有部分衬底10，由图2(g)中，可以看出，第二凹槽60包括沿厚度方向(也就是垂直方向Y)由上至下依次叠设第一部分61和第二部分62，第二部分62的宽度W2小于第一部分61宽度W1；需要说明的是，由于在愈合界面A的位置的穿透位错密度高，因此，较佳的，在愈合界面A的位置形成第二凹槽60，用以器件间的隔离和后续剥离转移；
步骤600：如图2(h)所示，形成绝缘层70，绝缘层70位于P型半导体层53上、以及第二凹槽内，也就是说，绝缘层70还覆设于过渡层20、第一DBR层30、N型半导体层51、发光层52和P型半导体层53的外侧壁，这样可以对该些层结构在后期的制备步骤中起到保护作用；如图2(i)所示，通过刻蚀在绝缘层70形成第三凹槽71和第四凹槽72，第三凹槽71位于P型半导体层53上，第三凹槽71贯穿绝缘层70且下方至少留有部分P型半导体层53，第四凹槽72位于第二凹槽内(具体的，位于第二凹槽的第一部分内)，第四凹槽72贯穿绝缘层70且下方至少留有N型半导体层51；
步骤700：如图2(j)所示，形成第一导电材料81、第二导电材料82以及第三导电材料83。第一导电材料81位于绝缘层70上、以及第三凹槽71内，且与P型半导体层53接触，第二导电材料82位于第一导电材料81上，且与第一导电材料81接触，第三导电材料83位于第四凹槽72内，且与N型半导体层51接触，其中，第一导电材料81为透明电极，第二导电材料82和第三导电材料83的材料相同；
步骤800：如图2(k)所示，剥离衬底10。
在上述半导体结构的制备的过程中，通过设置多层结构的第一DBR层30，使刻蚀第一凹槽40时的深度能够达到衬底10，从而能够提高在后形成的层结构的质量，提高器件发光效率。
同样，通过在第一凹槽40的底部形成介质层41，以防止外延层以衬底为成核结构向上生长，使外延层以侧壁为起点，先沿水平方向X生长，然后沿垂直方向Y生长，具体地如图2(d)中单向箭头方向所示，即，提高了半导体结构的质量。即，在形成N型半导体层51、发光层52以及P型半导体层53这几层的过程中，由于在第一凹槽40的底部形成介质层41，使N型半导体层51、发光层52以及P型半导体层53以侧壁为起点通过侧向外延技术形成，通过该生长方式的调整，不仅改善了传统沉积会在凹槽处产生较大的缺陷，实现凹槽位置的愈合较为规整，而且能够极大的降低穿透位错的产生。
如图4所示，该半导体结构通过上述半导体结构的制备方法的步骤100至步骤800制得。每一所述半导体结构包括：层叠设置的过渡层20、第一DBR层30、N型半导体层51、发光层52以及P型半导体层53；贯穿P型半导体层53、发光层52的第二凹槽60，且第二凹槽60的下方至少留有部分N型半导体层51；位于P型半导体层53上、以及第二凹槽60内的绝缘层70，且绝缘层70还覆设于过渡层20、第一DBR层30、N型半导体层51、发光层52和P型半导体层53的外侧壁，绝缘层70开设有第三凹槽71和第四凹槽72，第三凹槽71位于P型半导体层53上，第三凹槽71贯穿绝缘层70且下方至少留有部分P型半导体层51，第四凹槽72位于第二凹槽60内，第四凹槽72贯穿绝缘层70且下方至少留有N型半导体层51；位于绝缘层70上、以及第三凹槽71内的第一导电材料81，且与P型半导体层53接触；以及位于第一导电材料81上的第二导电材料82，且与第一导电材料81接触；位于第四凹槽72内的第三导电材料83，且与N型半导体层51接触。其中，第一导电材料81为透明电极。
第一DBR层30由第一材料层31和第二材料层32交替层叠而成。具体的，第一材料层31为氮化硅，第二材料层32为氧化硅。
N型半导体层51和P型半导体层53均包括三族氮化物材料，如GaN、AlGaN、InGaN、AlInGaN。绝缘层70的材料为SiNx。
上述实施例的半导体结构中，通过设置多层结构的第一DBR层30，做为侧向外延的掩膜层，可有效降低位错密度，有效提高外延层质量，即提高器件质量；另一方面，由于第一DBR层30本身的高反射率性质，从而提高器件的发光效率。
进一步，由于N型半导体层51、发光层52以及P型半导体层53这几层是通过侧向外延技术形成的，由于介质层41的存在，导致N型半导体层51通过首先在侧壁形成晶核，随后横向生长的方式，随后纵向生长，当外延层填满凹槽后，生长方式依旧为横向生长。通过该生长方式的调整，不仅改善了传统沉积会在凹槽处产生较大的缺陷，实现凹槽位置的愈合较为规整，而且能够极大的降低穿透位错的产生。
在另一实施方式中，在步骤300中，如图5(a)所示，N型半导体层51在第一DBR层30上横向水平生长，最终在水平方向X并没有愈合，而是形成有间隙B。相应的，在步骤400中，如图5(b)所示，在N型半导体层51上依次形成发光层52以及P型半导体层53，所形成的半导体结构也最终具有间隙C。
但这不影响后续在步骤500中，继续在完成步骤400后形成的半导体结构上形成第二凹槽60的第一部分61，如图5(c)所示；以及形成第二凹槽60的第二部分62，如图5(d)所示。
在又一实施方式中，如图6(a)-图6(d)所示，具体的，在步骤700中包括：
步骤710：如图6(a)所示，在绝缘层70上、以及第三凹槽71内形成第一导电材料81，第一导电材料8与P型半导体层53接触；
步骤720：如图6(b)所示，在第一导电材料81上形成第二DBR层90，第二DBR层90由第三材料层91和第四材料层92交替层叠而成，第三材料层91为氮化硅，第四材料层92为氧化硅；如图6(c)所示，并在第二DBR层90上刻蚀第五凹槽93，第五凹槽93贯穿第二DBR层90，且第五凹槽93的下方至少留有部分第一导电材料81；
步骤730：如图6(d)所示，在第一导电材料81上、第五凹槽93内形成第二导电材料82，第二导电材料82与第一导电材料81接触；在第四凹槽72内形成第三导电材料83，第三导电材料83与N型半导体层51接触。
最终形成的半导体结构如图7所示，所述半导体结构还包括位于第一导电材料81上的第二DBR层90，且第二导电材料82位于第二DBR层90的相对的两侧。第二DBR层90由第三材料层91和第四材料层92交替层叠而成。第三材料层91为氮化硅，第四材料层92为氧化硅。在该半导体结构制备的过程中，应力及制造过程导致的晶体缺陷产生概率较高，通过设置多层结构的第一DBR层30，能够实现提高前端外延层生长质量，通过侧向外延工艺，较大程度上减少了外延层的缺陷，从而提高了半导体结构的质量。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (11)
1.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
层叠设置于所述衬底上的过渡层以及第一DBR层；
第一凹槽，所述第一凹槽贯穿所述过渡层以及所述第一DBR层，且所述第一凹槽的下方至少留有部分所述衬底，在所述第一凹槽的底部形成介质层；
设置于所述第一DBR层上以及所述第一凹槽内的N型半导体层；
依次层叠设置于所述N型半导体层上的发光层以及P型半导体层。
2.如权利要求1所述的半导体结构，其特征在于，所述N型半导体层包括三族氮化物材料；和/或所述P型半导体层包括三族氮化物材料。
3.如权利要求1所述的半导体结构，其特征在于，所述第一凹槽的数量为多个，多个所述第一凹槽间隔设置于所述衬底上。
4.如权利要求1所述的半导体结构，其特征在于，所述过渡层的材料为GaN基材料或者为AlN。
5.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括以下步骤：
S1：在衬底上依次形成过渡层以及第一DBR层；
S2：对完成步骤S1后形成的结构进行刻蚀形成第一凹槽，所述第一凹槽贯穿所述过渡层以及所述第一DBR层，且所述第一凹槽的下方至少留有部分所述衬底，在所述第一凹槽的底部形成介质层；
S3：在所述第一凹槽内进行同质外延二次侧向生长N型半导体层；
S4：在所述N型半导体层上依次形成发光层以及P型半导体层。
6.如权利要求5所述的半导体结构的制备方法，其特征在于，步骤S3中，所述同质外延二次侧向生长N型半导体层包括以下步骤：
首先在所述第一凹槽暴露出所述过渡层的侧壁形成所述N型半导体晶核；
相对于所述第一凹槽的侧壁以所述晶核为起点横向生长所述N型半导体；
随后相对于所述第一凹槽的侧壁纵向生长所述N型半导体；
当所述N型半导体生长位置达到所述第一凹槽的开口处时，所述N型半导体生长方式由纵向生长转变为在所述第一DBR层上横向生长，最终形成所述N型半导体层。
7.如权利要求5所述的半导体结构的制备方法，其特征在于，所述N型半导体层包括三族氮化物材料；和/或所述P型半导体层包括三族氮化物材料。
8.如权利要求5所述的半导体结构的制备方法，其特征在于，所述第一凹槽的数量为多个，多个所述第一凹槽间隔设置于所述衬底上。
9.如权利要求5所述的半导体结构的制备方法，其特征在于，所述过渡层的材料为GaN基材料或者为AlN。
10.如权利要求5所述的半导体结构的制备方法，其特征在于，
在所述步骤S4之后，所述半导体结构的制备方法还包括步骤：
S5：在完成步骤S4后形成的结构上刻蚀第二凹槽的第一部分，所述第一部分贯穿所述P型半导体层、所述发光层，且所述第一部分的下方至少留有部分所述N型半导体层，再在所述第二凹槽的第一部分内刻蚀所述第二凹槽的第二部分，所述第二部分贯穿所述N型半导体层、第一DBR层以及过渡层，且所述第二部分的下方至少留有部分所述衬底，所述第二部分的宽度小于所述第一部分的宽度；
S6：形成绝缘层，绝缘层位于所述P型半导体层上、以及所述第二凹槽内，在绝缘层上形成第三凹槽和第四凹槽，所述第三凹槽位于所述P型半导体层上，所述第三凹槽贯穿所述绝缘层且下方至少留有部分P型半导体层，所述第四凹槽位于所述第二凹槽内，所述第四凹槽贯穿所述绝缘层且下方至少留有部分N型半导体层；
S7：形成第一导电材料、第二导电材料以及第三导电材料，所述第一导电材料位于所述绝缘层上、以及所述第三凹槽内，且与所述P型半导体层接触，所述第二导电材料位于所述第一导电材料上，且与所述第一导电材料接触，所述第三导电材料位于所述第四凹槽内，且与所述N型半导体层接触；
S8：剥离所述衬底。
11.如权利要求10所述的半导体结构的制备方法，其特征在于，在步骤S6中包括以下步骤：
S71：在所述绝缘层上、以及所述第三凹槽内形成所述第一导电材料，所述第一导电材料与所述P型半导体层接触；
S72：在所述第一导电材料上形成所述第二DBR层，并在所述第二DBR层上刻蚀第五凹槽，所述第五凹槽贯穿所述第二DBR层，且所述第五凹槽的下方至少留有部分所述第一导电材料；
S73：在所述第一导电材料上、所述第五凹槽内形成所述第二导电材料，所述第二导电材料与所述第一导电材料接触，在所述第四凹槽内形成所述第三导电材料，所述第三导电材料与所述N型半导体层接触。
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