CN113949346A

CN113949346A - 用于多路径功率放大器的一体地形成的分离器和其制造方法

Info

Publication number: CN113949346A
Application number: CN202011054321.1A
Authority: CN
Inventors: 格扎维埃·于埃; 奥利维耶·朗贝; 帕斯卡尔·佩罗
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2020-07-17
Filing date: 2020-09-29
Publication date: 2022-01-18
Also published as: US20220021343A1; US11705870B2

Abstract

本公开的各方面可以包括功率分离器。所述功率分离器可以包括第一分离器分支、第二分离器分支，所述第一分离器分支具有带无源组件的第一放大器，所述第二分离器分支具有带无源组件的第二放大器。通过将所述第一分离器分支和所述第二分离器分支配置成具有类似的相位延迟，所述第一分离器分支与所述第二分离器分支基本上电隔离。所述功率分离器的输出可以电耦合到多级放大器。所述功率分离器可以在单个半导体管芯上制造或与如所述多级放大器等其它电路一体地形成于同一半导体管芯上。公开了其它实施例。

Description

用于多路径功率放大器的一体地形成的分离器和其制造方法

技术领域

本文所描述的主题的实施例总体上涉及具有多路径功率放大器的分离器和其制造方法，所述分离器可以与单级或多级放大器(如多尔蒂 (Doherty)功率放大器或其它合适的放大器架构)一起使用。

背景技术

典型的多尔蒂功率放大器(PA)包括用于接收并划分输入射频(RF) 信号的信号分离器、用于放大来自分离器的第一信号的主放大器、用于放大来自分离器的第二信号的峰化放大器、用于组合来自主放大器和峰化放大器的经放大信号的信号组合器以及用于确保经放大信号被同相地组合并且多尔蒂功率放大器内的各个点处存在期望的阻抗的各种阻抗变换和相位延迟元件。信号分离器和信号组合器通常实施在印刷电路板 (PCB)衬底上，并且主放大器和峰化放大器使用物理地耦合到PCB衬底上的一个或多个经过离散封装的装置来实施。

在现代无线4G和5F通信系统中，RF功率放大器的设计变得更加复杂。这些系统中的一些系统要求PA在非常低的功率输出回退(例如， 8分贝到12分贝(dB))下操作以获得良好的线性度，同时限制与高峰均功率比信号相关联的信号压缩并且实现高功率附加效率。多尔蒂PA 和反相多尔蒂PA配置在无线基站中仍然很受欢迎。然而，期望高水平的集成来满足现代无线标准的严格要求，包括提供宽瞬时带宽和高效率。

发明内容

根据本发明的一个方面，提供一种多分支分离器，包括：

半导体管芯；

射频(RF)信号输入端；

第一分离器分支，所述第一分离器分支包括与所述半导体管芯一体地形成的第一放大器和第一调节元件，其中所述第一放大器的第一栅极端耦合到所述RF信号输入端，并且其中所述第一放大器的第一漏极端耦合到所述第一调节元件的第一输入；

第二分离器分支，所述第二分离器分支包括与所述半导体管芯一体地形成的第二放大器和第二调节元件，其中所述第二放大器的第二栅极端耦合到所述RF信号输入端，并且其中所述第二放大器的第二漏极端耦合到所述第二调节元件的第二输入；

其中所述第一分离器分支具有至少基于所述第一放大器的第一相位延迟与所述第一调节元件的第二相位延迟的组合的第一组合相位延迟，

其中所述第二分离器分支具有至少基于所述第二放大器的第三相位延迟与所述第二调节元件的第四相位延迟的组合的第二组合相位延迟，

其中基于所述第一组合相位延迟基本上等于所述第二组合相位延迟，所述第一分离器分支与所述第二分离器分支基本上电隔离，并且

其中所述第一分离器分支和所述第二分离器分支被配置成分离 RF信号并在所述RF信号施加到所述RF信号输入端处时根据放大比率来放大所述RF信号的输入功率电平。

根据一个或多个实施例，多分支分离器另外包括隔离阻抗，其中所述隔离阻抗的第一端耦合到所述第一调节元件的第一输出端，其中所述隔离阻抗的第二端耦合到所述第二调节元件的第二输出端，并且其中所述隔离阻抗另外增加所述第一分离器分支与所述第二分离器分支之间的隔离。

根据一个或多个实施例，所述第一调节元件包括具有产生所述第二相位延迟的电长度的传输线。

根据一个或多个实施例，所述第二调节元件包括具有产生所述第四相位延迟的电长度的传输线。

根据一个或多个实施例，所述第一调节元件包括产生所述第二相位延迟的集总元件延迟电路。

根据一个或多个实施例，所述第二调节元件包括产生所述第四相位延迟的集总元件延迟电路。

根据一个或多个实施例，所述第一组合相位延迟基本上等于90度。

根据一个或多个实施例，所述第二组合相位延迟基本上等于90度。

根据一个或多个实施例，所述第一分离器分支的第一输出端耦合到多尔蒂(Doherty)放大器的至少一个峰化放大路径，其中所述第二分离器分支的第二输出端耦合到所述多尔蒂放大器的主放大路径，并且其中所述半导体管芯是单个半导体管芯，并且其中所述多尔蒂放大器与所述单个半导体管芯一体地形成。

根据一个或多个实施例，所述第一调节元件被另外配置成基本上匹配所述第一放大器的所述第一漏极端的第一阻抗，并且所述第二调节元件被另外配置成基本上匹配所述第二放大器的所述第二漏极端的第二阻抗。

根据一个或多个实施例，所述第一分离器分支与所述第二分离器分支之间的所述放大比率是不对称的。

根据一个或多个实施例，所述第一分离器分支与所述第二分离器分支之间的所述放大比率是基本上对称的。

根据一个或多个实施例，多分支分离器另外包括：

第三分离器分支，所述第三分离器分支包括与所述半导体管芯一体地形成的第三放大器和第三调节元件，其中所述第三放大器的第三栅极端耦合到所述RF信号输入端，并且其中所述第三放大器的第三漏极端耦合到所述第三调节元件的第三输入，

其中所述第三分离器分支具有至少基于所述第三放大器的第五相位延迟与所述第三调节元件的第六相位延迟的组合的第三组合相位延迟，

其中基于所述第三组合相位延迟基本上等于所述第一组合相位延迟，所述第三分离器分支与所述第一分离器分支基本上电隔离，并且

其中基于所述第三组合相位延迟基本上等于所述第二组合相位延迟，所述第三分离器分支与所述第二分离器分支基本上电隔离。

根据本发明的第二方面，提供一种多路径放大器，包括：

半导体衬底；

第一分离器分支，所述第一分离器分支包括一体地形成于所述半导体衬底上的第一前置驱动器放大器，其中所述第一前置驱动器放大器的第一栅极端耦合到RF信号输入端；

第二分离器分支，所述第二分离器分支包括一体地形成于所述半导体衬底上的第二前置驱动器放大器，其中所述第二前置驱动器放大器的第二栅极端耦合到所述RF信号输入端；

第一放大路径，所述第一放大路径一体地形成于所述半导体衬底上，其中所述第一放大路径耦合到所述第一分离器分支的第一输出；

第二放大路径，所述第二放大路径一体地形成于所述半导体衬底上，其中所述第二放大路径耦合到所述第二分离器分支的第二输出；

其中在RF信号施加到所述RF信号输入端处时，所述第一分离器分支提供所述RF信号的第一前置放大电平，以生成供应到所述第一放大路径的第一经放大信号，

其中所述第二分离器分支提供所述RF信号的第二前置放大电平，以生成供应到所述第二放大路径的第二经放大信号，

其中通过将所述第一分离器分支和所述第二分离器分支配置成具有近似90度的相位延迟，大幅度地减少了所述第一分离器分支与所述第二分离器分支之间的电耦合。

根据一个或多个实施例，所述第一分离器分支另外包括第一调节元件，并且其中所述第一前置驱动器放大器的第一漏极端耦合到所述第一调节元件的第一输入，其中所述第一调节元件的第一输出耦合到所述第一放大路径，其中所述第二分离器分支另外包括第二调节元件，其中所述第二前置驱动器放大器的第二漏极端耦合到所述第二调节元件的第二输入，并且其中所述第二调节元件的第二输出耦合到所述第二放大路径。

根据一个或多个实施例，所述第一分离器分支具有至少基于所述第一前置驱动器放大器的第一相位延迟与所述第一调节元件的第二相位延迟的组合的第一组合相位延迟，其中所述第二分离器分支具有至少基于所述第二前置驱动器放大器的第三相位延迟与所述第二调节元件的第四相位延迟的组合的第二组合相位延迟，并且其中通过将所述第一组合相位延迟配置成基本上等于所述第二组合相位延迟，基本上实现了所述第一分离器分支与所述第二分离器分支之间的电耦合。

根据本发明的第三发明，提供一种方法，包括：

在半导体衬底上形成第一分离器分支，所述第一分离器分支包括与所述半导体衬底一体地形成的第一放大器和第一调节元件，其中所述第一放大器的第一栅极端耦合到RF信号输入端，并且其中所述第一放大器的第一漏极端耦合到所述第一调节元件的第一输入；以及

在所述半导体衬底上形成第二分离器分支，所述第二分离器分支包括与所述半导体衬底一体地形成的第二放大器和第二调节元件，其中所述第二放大器的第二栅极端耦合到所述RF信号输入端，并且其中所述第二放大器的第二漏极端耦合到所述第二调节元件的第二输入，其中基于所述第一分离器分支和所述第二分离器分支具有基本上类似的相位延迟，所述第一分离器分支与所述第二分离器分支基本上电隔离。

根据一个或多个实施例，该方法另外包括：

在所述半导体衬底上形成第一放大路径，所述第一放大路径耦合到所述第一调节元件的第一输出；以及

在所述半导体衬底上形成第二放大路径，所述第二放大路径耦合到所述第二调节元件的第二输出。

根据一个或多个实施例，所述第一放大路径包括多尔蒂放大器的主放大路径，并且其中所述第二放大路径包括所述多尔蒂放大器的至少一个峰化放大路径。

根据一个或多个实施例，所述第一放大器和所述第二放大器中的每个放大器都包括基于硅的场发射晶体管(FET)、基于硅锗(SiGe)的FET、基于氮化镓(GaN)的FET、基于砷化镓(GaAs)的FET、基于磷化镓(GaP)的FET、基于磷化铟(InP)的FET、基于锑化铟(InSb)的FET或其任何组合。

附图说明

当结合以下附图考虑详细描述和权利要求时，可以通过参考详细描述和权利要求得出对主题的更全面理解，其中贯穿附图，类似的附图标记指代类似的元件。

图1是根据示例实施例的集成多尔蒂功率放大器的简化示意图；

图2是根据示例实施例的多尔蒂功率放大器集成电路(IC)的顶视图；

图3是根据示例实施例的沿线3-3截取的图2的多尔蒂放大器IC 的横截面视图；

图4是根据示例实施例的功率分离器的简化示意图；

图5A是根据示例实施例的图4的功率分离器的实施例；

图5B、5C、5D和5E描绘了根据示例实施例的可以用于实施图4 和5A的功率分离器的“晶体管指状物”配置的实施例；

图5F-5G分别描绘了根据示例实施例的图4和5A的功率分离器的替代性实施例；

图5H描绘了根据示例实施例的比较图4和5A的功率分离器与无源分离器的性能的曲线图；

图6是根据示例实施例的封装在高功率封装体中的多尔蒂放大器装置的顶视图；

图7是根据示例实施例的耦合到印刷电路板衬底的经过封装的多尔蒂放大器装置的顶视图；

图8A是根据示例实施例的制作多尔蒂功率放大器IC和经过封装的多尔蒂放大器装置的方法的流程图；并且

图8B是根据示例实施例的制作功率分离器IC和经过封装的功率分离器装置的方法的流程图。

具体实施方式

本发明主题的实施例包括整体(即，一体地形成于单个半导体管芯中和/或上)功率分离器，所述整体功率分离器可以电耦合到多路径功率放大器(例如，多尔蒂放大器)的输入，所述多路径功率放大器的每条路径均包括单级放大器或多级放大器。功率分离器与多路径放大器可以位于不同的管芯上或可以组合在同一管芯上。功率分离器可以包括多个功率分离器分支，每个分支可配置成耦合到多路径放大器的放大路径。每个功率分离器分支可以包括放大器和调节元件。调节元件可以包括传输线、集总元件延迟电路或其它合适的延迟电路。功率分离器分支中使用的放大器可以具有对称的或非对称的增益，并且可以被配置成用于具体频带或频带范围。为了增加功率分离器分支之间的电隔离，可以将每个分支配置成具有类似的或基本上相等的相位延迟(例如，每个分支90 度或其它合适的延迟)。还可以在功率分离器分支之间添加隔离阻抗，以另外增加此类分支之间的电隔离。

尽管本公开强调利用功率分离器与多尔蒂功率放大器，但是应当理解，以下描述的功率分离器也可以与其它合适的单路径或多路径放大器一起在同一管芯或单独管芯上使用。因此，设想了，以下功率分离器描述是非限制性说明。

多尔蒂放大器IC的下述和所示实施例对应于包括主放大器和一个峰化放大器的双向多尔蒂放大器。尽管没有明确示出，但是其它实施例可以包括“N向”多尔蒂功率放大器，其中N>2，其中峰化放大器的数量等于N-1。

图1是根据示例实施例的集成多尔蒂功率放大器100的简化示意图。多尔蒂放大器100包括输入节点102、输出节点192、功率分离器 104(或分离器)、主放大路径120、峰化放大路径111和组合节点结构 190。可以将负载196耦合到组合节点结构190(例如，通过阻抗变换器，未示出)以从放大器100接收经放大RF信号。

多尔蒂功率放大器100被认为是“双向”多尔蒂功率放大器，其包括一个主放大器120和一个峰化放大器140。主放大器120沿第一放大路径110提供放大，并且峰化放大器140沿第二放大路径111提供放大。在图1中所描绘的实施例中，峰化放大器140被“划分”，因为由峰化放大器140执行的放大实际上是由两个基本上相同的峰化放大器部分 140'、140"(统称为峰化放大器140)沿两个平行且基本上相同的放大路径111'、111"(统称为放大路径111)执行的。如结合图2将更详细地解释的，根据一个实施例，峰化放大路径111'、111"物理上定位在主放大路径110的相反侧上。在其它实施例中，峰化放大器140可以不被“划分”，并且相反可以将单个放大路径用于峰化放大路径。

尽管主放大器120和峰化放大器140的大小可以相等(例如，在对称多尔蒂配置中主峰大小比率为1:1)，但是主放大器120和峰化放大器 140的大小也可以不相等(例如，在各种非对称多尔蒂配置中)。在非对称双向多尔蒂放大器配置中，峰化功率放大器140通常比主功率放大器 120大几倍。例如，峰化功率放大器140的大小可以是主功率放大器120 的大小的两倍，使得峰化功率放大器140具有两倍于主功率放大器120 的载流能力。也可以实施除1:2比率之外的非对称主峰放大器大小比率。

功率分离器104被配置成将在输入节点102处接收到的输入RF信号的功率分成输入信号的主部分和峰化部分。因为峰化放大器140是使用两个峰化放大器部分140'、140"实施的，如上所解释的，所以输入信号的峰化部分实际上由两个峰化输入信号组成。因此，功率分离器104 被配置成将在输入节点102处接收到的输入RF信号的功率分成输入信号的一个主部分和输入信号的两个峰化部分。主输入信号在功率分离器输出106处提供到主放大路径120，并且峰化输入信号在功率分离器输出107和108处提供到峰化放大路径111'、111"。在主放大器120和峰化放大器140(包括140'和140")均向负载196供应电流的满功率模式下操作期间，功率分离器104在放大路径110、111'、111"之间划分输入信号功率。

例如，功率分离器104可以均等地划分功率，使得向每条路径110、 111'、111"提供输入信号功率的约三分之一。例如，当多尔蒂放大器100 具有非对称多尔蒂放大器配置时情况可能如此，在所述非对称多尔蒂放大器配置中，峰化放大器140的大小是主放大器120的大约两倍(即，多尔蒂放大器100具有主峰大小比率为1:2的非对称配置)。在1:2的主峰大小比率的情况下，峰化放大器部分140'、140"的组合大小是主放大器120大小的约两倍，这可以在放大器120、140'、140"中的每个放大器的大小大约相等时实现。可替换的是，功率分离器104可以不均匀地划分功率，特别是当多尔蒂放大器100具有除了1:2主峰大小比率之外的非对称配置时，或当多尔蒂放大器100具有对称配置时。在对称的多尔蒂放大器配置的情况下，峰化放大器140的大小约等于主放大器120的大小(即，多尔蒂放大器100具有主峰大小比率为1:1的对称配置)。在 1:1的主峰大小比率的情况下，峰化放大器部分140'、140"的组合大小约等于主放大器120的大小，这可以在放大器140'、140"中的每个放大器的大小是放大器120的大小的约一半时实现。在所述情况下，功率分离器104可以对功率进行划分，使得在功率分离器输出106处将输入信号功率的约一半提供到主放大路径120，并且在功率分离器输出107和108 处将输入信号功率的约四分之一提供到峰化放大路径111'、111"中的每一个放大路径。

功率分离器104包括输入节点102、三个分支181、182'、182"和三个输出节点106-108。在其它实施例中，功率分离器104可以包括两个分支和两个输出节点(例如，在图5B所示的实施例中)，或多于三个分支和输出节点。功率分离器104的每个分离器分支181、182'、182"包括前置驱动器放大器和对应的调节元件，这将在以下图5A-5H中进行描述。每个分离器分支181、182'、182"的前置驱动器放大器和调节元件将供应在输入节点102处的跨分离分支181、182'、182"具有相等相位的划分的输入RF信号放大，并且在输出节点106-108处产生的划分的信号沿主放大路径110和峰化放大路径111'、111"被单独另外放大。通过主放大路径110和峰化放大路径111'、111"生成的经放大信号然后在组合节点结构190处同相地组合。重要的是，主放大路径110与峰化放大路径111'、111"之间的相位一致性跨所关注频带维持，以确保经放大主信号和峰化信号同相地到达组合节点结构190处，并且因此确保正确的多尔蒂放大器操作。在图1所描绘的多尔蒂放大器配置中(即，如下所述的非反向多尔蒂配置)，输入相位延迟电路109'、109"耦合在功率分离器输出107和108与峰化放大器输入141'、141"之间。根据一个实施例，每个输入相位延迟电路109'、109"在峰化输入信号提供到峰化放大器 140'、140"之前，对所述峰化输入信号施加约90度的相位延迟。例如，每个输入相位延迟电路109'、109"可以包括四分之一波长传输线、集总元件延迟电路或电长度为约90度的另一种合适类型的延迟元件。

每个分离器分支181、182'、182"中的前置驱动器放大器包括单个功率晶体管(例如，由一个或多个晶体管指状物构成)。主放大器120和峰化放大器部分140'、140"可以被配置成包括用于放大通过放大器120、 140'、140"传导的RF信号的单个功率晶体管或多级联功率晶体管。如本文所使用的，术语“晶体管”意指场效应晶体管(FET)或另一种类型的合适的晶体管。例如，“FET”可以是金属氧化物半导体FET (MOSFET)、横向扩散MOSFET(LDMOS FET)、增强型或耗尽型高电子迁移率晶体管(HEMT)或另一种类型的FET。根据各个实施例，主放大器部分120和峰化放大器部分140'、140"中的功率晶体管中的每个功率晶体管均可以例如使用以下来实施：基于硅的FET(例如，LDMOS FET)、基于硅锗(SiGe)的FET或III-V FET(例如，HEMT)，如氮化镓(GaN)FET(或另一种类型的III-V晶体管，包括砷化镓(GaAs) FET、磷化镓(GaP)FET、磷化铟(InP)FET或锑化铟(InSb)FET)。

根据多尔蒂放大器100的一个实施例，主放大器120是两级放大器，所述两级放大器包括以级联布置连接在主放大器输入121与主放大器输出134之间的相对低功率的驱动器放大器126和相对高功率的末级放大器130。在主放大器级联布置中，驱动器放大器126的输出127电耦合到末级放大器130的输入129。类似地，峰化放大器部分140'、140"中的每个峰化放大器部分均为两级放大器，所述两级放大器包括以级联布置连接在峰化放大器输入141'、141"与峰化放大器输出154'、154"之间的相对低功率的驱动器放大器146'、146"和相对高功率的末级放大器150'、150"。在每个峰化放大器级联布置中，驱动器放大器146'、146" 的输出147'、147"电耦合到末级放大器150'、150"的输入149'、149"。

在其它实施例中，主放大器120和峰化放大器部分140'、140"可以包括单级放大器(例如，可以排除驱动器放大器126、146'、146")。在又其它实施例中，功率分离器104可以耦合到多尔蒂放大器100，在所述多尔蒂放大器100中，主放大器路径和峰化放大器路径各自具有图1 所示的多于两个级联耦合的放大级。输入阻抗匹配网络122、142'、142"(IMN)和级间阻抗匹配网络128、148'、148"(ISMN)可以分别在每个驱动器放大器126、146'、146"的输入125、145'、145"处以及每个驱动器放大器126、146'、146"与每个末级放大器130、150'、150"之间实施。在每种情况下，匹配网络122、142'、142"、128、148'、148"可以朝着负载阻抗递增地增加电路阻抗。除了在输入节点102处提供输入信号的信号放大之外，功率分离器104的每个分离器分支181、182'、182"还可以提供适合于输入节点102的50ohm(或其它)输入阻抗以及可以整体或部分地消除分别对主放大器120和峰化放大器部分140'、140"的匹配网络IMN 122、141'、141"的需要的输出阻抗匹配特性。

在多尔蒂放大器100的操作期间，主放大器120被偏置成在AB类模式下操作，并且峰化放大器140通常被偏置成在C类模式下操作。在一些配置中，峰化放大器140可以被偏置成在B类或深度B类模式下操作。在一个实施例中，每个分离器分支181、182'、182"的放大器也可以被偏置成分别结合主放大器120和峰化放大器部分140'、140"所利用的类别模式，根据相同的操作类别模式或合适的操作类别模式操作。在节点102处的输入信号的功率低于峰化放大器140的接通阈值电平的低功率电平下，放大器100在低功率(或回退)模式下操作，在所述低功率模式下，主放大器120是向负载196供应电流的唯一放大器。当输入信号的功率超过峰化放大器140的阈值电平时，放大器100在高功率模式下操作，在所述高功率模式下，主放大器120和峰化放大器140两者都向负载196供应电流。

此时，峰化放大器140在组合节点结构190处提供有源负载调制，从而允许主放大器120的电流继续线性增加。如稍后将结合图2更详细解释的，在一个实施例中，使用一个或多个电阻器-分配器栅极偏置电路 170、170'、170"(例如，图2的电阻器-分配器栅极偏置电路270、270'、 270")来执行主放大器120和峰化放大器140的栅极偏置，其中每个电阻器-分配器栅极偏置电路170、170'、170"包括电耦合在每个放大器126、 130、146'、146"、150'、150"的栅极偏置电压输入170、170'、170"与输入125、129、145'、145"、149'、149"(例如，栅极端)之间的至少一个电阻器173、174、173'、173"、174'、174"。尽管在图1中未示出，但是每个分离器分支181、182'、182"的放大器可以利用相同的电阻器-分配器栅极偏置电路170、170'、170"或分别由主放大器120和峰化放大器部分140'、140"利用的其它合适的电阻器-分配器电路。

多尔蒂放大器100具有“非反相”负载网络配置。在非反相配置中，输入电路被配置成使得供应到峰化放大器部分140'、140"的输入信号相对于以放大器100的中心操作频率fo供应到主放大器120的输入信号延迟90度。为了确保主输入RF信号和峰化输入RF信号以约90度的相位差到达主放大器120和峰化放大器140、140"，如对正确的多尔蒂放大器操作来说是基本的，输入相位延迟电路109'、109"各自在峰化输入信号提供到峰化放大器部分140'、140"之前对峰化输入信号施加约90度的相位延迟，如以上所描述的。

为了补偿放大器120、140'、140"的输入处的主放大路径110与峰化放大路径111'、111"之间所产生的90度相位延迟差(即，为了确保经放大信号同相地到达组合节点结构190)，输出相位延迟电路136被配置成将约90度相位延迟施加到主放大器120的输出与组合节点结构190之间的信号。

多尔蒂放大器的替代实施例可以具有“反相”负载网络配置。在此配置中，放大器被配置成使得供应到主放大器120的输入信号相对于以放大器100的中心操作频率fo供应到峰化放大器部分140'、140"的输入信号延迟约90度，并且输出相位延迟电路被配置成在峰化放大器部分 140'、140"的输出与组合节点结构190之间的输出处将约90度的相位延迟施加到所述信号。

多尔蒂放大器100是“集成的”，如所述术语在本文中所使用的，因为至少主放大器120(例如，包括驱动器放大器122和末级放大器130)、峰化放大器140(包括驱动器放大器146'、146"和末级放大器150'、150") 和组合节点结构190一体地且整体地形成于一个单个IC管芯101(例如，图2的管芯201)中，所述单个IC管芯101在本文中可以被称为“集成多尔蒂放大器管芯”。在一个替代实施例中，组合节点结构190可以与包括主放大器120和峰化放大器140的IC管芯单独实施。根据一个实施例，输入阻抗匹配网络122、142'、142"和级间阻抗匹配网络128、148'、148" 的全部或部分还可以一体地且整体地形成于同一IC管芯(例如，图2 的管芯201)中。

可替换的是，输入阻抗匹配网络122、142'、142"的全部或部分可以在不同于包括主放大器120和峰化放大器140的IC管芯的一个或多个组件中实施。根据另外的实施例，输入节点102、功率分离器104和输出节点192也如主放大器120和峰化放大器140一样一体地且整体地形成于同一IC管芯(例如，图2的管芯201)中。在一个替代实施例中，输入节点102和功率分离器104可以在不同于包括主放大器120和峰化放大器140的IC管芯的一个或多个组件中实施。根据另一个另外的实施例，电阻器-分配器偏置电路170、170'、170"也如主放大器120和峰化放大器140以及组合结点结构190一样，一体地且整体地形成于同一IC管芯 (例如，图2的管芯201)中，但是在其它实施例中，偏置可以由非集成电路和结构来执行。

图2是根据示例实施例的多尔蒂功率放大器IC 200(或“多尔蒂IC”) 的顶视图。为了增强理解，应该同时查看图2与图3，图3是沿线3-3 截取的图2的多尔蒂IC 200的侧视横截面视图。如本文所使用的，术语 “集成电路管芯”和“IC管芯”意指单个、不同的半导体管芯(或半导体衬底)，在所述单个、不同的半导体管芯内，一个或多个电路组件(例如，晶体管、无源装置等)一体地形成和/或直接物理连接以产生整体结构。

多尔蒂IC 200包括一体地且整体地形成于单个半导体管芯201中和单个半导体管芯201上的基本上整个多尔蒂放大器(例如，图1的多尔蒂放大器100)，其中半导体管芯具有由相反的输入侧210和输出侧211 (例如，在图2的朝向上为底侧和顶侧)以及在输入侧与输出侧之间延伸的相反的左侧212和右侧213限定的基本上矩形外围。在图2所示的具体实施例中，多尔蒂放大器IC 200包括一体地且整体地形成于半导体管芯201中和半导体管芯201上的以下电路系统：输入端202(例如，图1 的输入节点102)、功率分离器204(例如，图1的功率分离器104)、输入相位延迟电路209'、209"(例如，图1的输入相位延迟电路109'、109")、两级主放大器220(例如，图1的主放大器120)、由第一峰化放大器部分240'和第二峰化放大器部分240"(例如，图1的峰化放大器部分140'、 140")组成的划分的峰化放大器)、输出相位延迟电路236(例如，图1 的输出相位延迟电路136)、组合节点结构290(例如，图1的组合节点结构190)和电阻器-分配器偏置电路270、270'、270"(例如，图1的电阻器-分配器偏置电路170、170'、170")。

在各个替代实施例中，输入端202、功率分离器204、输入相位延迟电路209'、209"和/或电阻器-分配器栅极偏置电路270、270'、270"中的一个或多个可以使用电路系统和/或在与半导体管芯201物理上不同的衬底上实施，多尔蒂放大器的其余部分形成于所述半导体管芯201中和所述半导体管芯201上。尽管在图2中未示出，但是功率分离器204 可以共享相同的电阻器-分配器栅极偏置电路270、270'、270"或分别由主放大器220和峰化放大器部分240'、240"利用的其它合适的偏置电路。

如在图3中最清楚地看到的，半导体管芯201包括基础半导体衬底 310和位于基础半导体衬底310的顶表面之上的多个堆积层312。在特定示例实施例中，基础半导体衬底310是高电阻率硅衬底(例如，体电阻率在大约1000ohm/厘米(cm)到约100,000ohm/cm或更大范围内的硅衬底)。可替换的是，基础半导体衬底310可以是半绝缘砷化镓(GaAs) 衬底(例如，体电阻率高达10⁸ohm/cm的GaAs衬底)或另一种合适的高电阻率衬底。在仍其它替代实施例中，基础半导体衬底310可以是GaN 衬底或其它III-V半导体衬底的多种变体中的任一种。

多个堆积层312可以包括例如多个交错的介电层、图案化导电层和其它导电结构(例如，导电多晶硅结构)。不同图案化导电层和结构的部分与导电通孔(例如，通孔332)电耦合。另外，导电贯穿衬底通孔(TSV) (例如，TSV 348)可以在基础半导体衬底310的顶表面与底表面之间提供导电路径。TSV可以衬有或不衬有介电材料，以将TSV与基础半导体衬底310绝缘。根据一个实施例，基础半导体衬底310的底表面上的导电层328用作多尔蒂IC200的接地节点。尽管图3中未示出，但是如图6所指示的，当多尔蒂IC 200最终被封装时，导电层328可以物理和电耦合到封装衬底(例如，图6的凸缘630)的接地节点。

在对多尔蒂IC 200的以下描述中，将参考包括电容器、电感器和/ 或电阻器的各种电路。在各个实施例中，电容器可以是例如形成于堆积层312内的集成金属-绝缘体-金属(MIM)电容器和/或耦合到管芯201 的顶表面的小芯片电容器(离散电容器)。电阻器可以是例如(例如，在堆积层312内由多晶硅形成的)集成电阻器或耦合到管芯201的顶表面的小离散电阻器。电感器可以是(例如，在堆积层312内由图案化导电层和通孔形成的)集成螺旋电感器，或者所述电感器可以是由接线键合或其它电感组件形成的离散电感器或电感。

在图2和3的实施例中，主放大器220和峰化放大器部分240'、240" 中的每个均包括两个功率晶体管的级联布置，包括相对低功率的驱动器放大器晶体管226、246'、246"(例如，图1的驱动器放大器126、146'、 146")和相对高功率的末级放大器晶体管230、250'、250"(例如，图1 的末级放大器130、150'、150")。在其它实施例中，可以排除驱动器放大器晶体管226、246'、246"，并且主放大器220和峰化放大器部分240'、 240"可以仅包括高功率的末级放大器晶体管230、250'、250"。本文的描述是指每个晶体管包括一个控制端和两个导电端。例如，使用与FET相关的术语，“控制端”是指晶体管的栅极端，并且第一导电端和第二导电端是指晶体管的漏极端和源极端(或反之亦然)。尽管以下描述可以使用通常与FET装置结合使用的术语，但是各个实施例不限于利用FET装置的实施方案，而是旨在也适用于利用双极结型晶体管(BJT)装置或其它合适类型的晶体管的实施方案。

每个晶体管226、246'、246"、230、250'、250"包括栅极端225、229、 245'、245"、249'、249"(或控制端)、漏极端227、231、247'、247"、 251'、251"(或第一载流端)和未编码的源极端(或第二载流端)。在具体实施例中，每个晶体管226、246'、246"、230、250'、250"都是LDMOS FET，所述LDMOS FET包括安置在栅极端与漏极端之间的有源区。每个有源区包括多个细长的、平行对齐的和交叉的漏极区域和源极区域，其中每个漏极区域和每个源极区域是在基础半导体衬底310中形成的掺杂半导体区域。由于其细长的形状，每组相邻的漏极区域和源极区域以及相关联的栅极结构可以被称为“晶体管指状物”，并且每个晶体管226、 246'、246"、230、250'、250"包括晶体管的有源区内的多个平行晶体管指状物(在图2中用竖直线表示)。

可变导电沟道(和一些实施例中的漏极漂移区域)存在于相邻的源极区域与漏极区域之间。形成于基础半导体衬底310之上的导电(例如，多晶硅或金属)栅极结构耦合到沟道区域之上的每个栅极端225、229、 245'、245"、249'、249"并沿所述沟道区域从每个栅极端225、229、245'、 245"、249'、249"延伸。类似地，形成于基础半导体衬底310之上的另外的导电(例如，多晶硅)漏极结构耦合到漏极区域之上的每个漏极端227、 231、247'、247"、251'、251"并沿漏极区域从每个漏极端227、231、247'、 247"、251'、251"延伸。源极区域电耦合到导电(例如，多晶硅或金属) 源极触点，所述导电源极触点进而耦合到延伸穿过基础半导体衬底310 以与基础半导体衬底310的底表面上的导电层328连接的导电TSV(例如，图3的TSV 348)。在操作期间施加到栅极端225、229、245'、245"、 249'、249"的电压调制可变导电沟道的导电性，从而使得电流能够在源极区域与漏极区域之间流动(或者最终在导电层328与每个漏极端227、 231、247'、247"、251'、251"之间流动)。

现在将更详细地描述集成在多尔蒂IC 200内并与多尔蒂IC 200耦合的电路系统。再次参考图2，被配置成接收用于放大的输入RF信号的输入端202(例如，图1的输入节点102)通过在多尔蒂IC 200的堆积层312中实施的导电路径电连接到功率分离器204的分离器输入205(例如，图1的输入105)。输入端202可以包括例如导电接合焊盘，所述导电接合焊盘暴露于管芯201的顶表面，并且所述导电接合焊盘被配置成用于附接一条或多条接线键合(例如，图6的接线键合650)。可替换地是，管芯201可以是倒装芯片管芯，或者输入端可以暴露于管芯201的底表面，在这种情况下，输入端202可以由导电焊区或其它类型的连接组成。这些替代配置还可以应用于多尔蒂IC 200的其它端(例如，端271、 271'和284)。

功率分离器204(例如，图1的功率分离器104)被配置成将在输入端205处接收到的输入RF信号的功率分成输入信号的主部分和峰化部分，并且前置放大输入信号的主部分和峰化部分。如结合图1描述的，因为峰化放大器是使用两个峰化放大器部分240'、240"实施的，所以功率分离器204具有三个分支，并且被配置成将在输入端202处接收到的输入RF信号的功率分成输入信号的一个主部分和输入信号的两个峰化部分。输入信号的主部分和输入信号的峰化部分各自沿三个功率分离器分支被前置放大。本质上，功率分离器包括与放大路径的数量相同的分支。因此，在其中峰化放大器仅使用单个放大器路径实施的替代实施例中，功率分离器可以仅包括两个分支(例如，如在图5B的实施例中)。

在所示出的实施例中，主输入信号在功率分离器输出206(例如，图1的输出106)处产生，并且峰化输入信号在功率分离器输出207和 208(例如，图1的输出107和108)处产生。也如前所述，功率分离器 204可以根据主放大器220和峰化放大器部分240'、240"的相对大小相等地或不相等地划分功率并前置放大功率。在图2的实施例中，主放大器部分220和峰化放大器部分240'、240"的大小大约相等(即，三个放大器220、240'、240"具有1:1:1的大小关系，并且多尔蒂放大器是主峰比率为1:2的非对称放大器)，并且因此功率分离器204对输入RF信号进行划分，使得大致三分之一的经过前置放大的输入信号功率在每个功率分离器输出206-208处产生。在其它实施例中，主放大器220和峰化放大器部分240'、240"的大小可以不相等，在这种情况下，功率分离器 204可以产生具有不相等功率的经放大RF信号。

在一个实施例中，输入端205具有50ohm的输入阻抗，但是输入阻抗也可以小于或大于50ohm。根据一个实施例，功率分离器204具有基于威尔金森(Wilkinson)的设计，所述基于威尔金森的设计具有有源元件(例如，功率晶体管)，并且功率分离器204将在输入205处接收到的输入信号的功率基本上分成并前置放大成在输出206-208处具有相等相位的三个经过前置放大的信号。

根据一个实施例，功率分离器204由耦合到无源组件的前置放大器晶体管和延迟元件的组合形成，所述无源组件一体地形成于多尔蒂IC 200中和/或耦合到多尔蒂IC 200。在更具体的实施例中，功率分离器204 是三分支分离器，其中每个分离器分支(例如，图4、5A的分支401-403、 501-503)具有耦合到调节元件的前置放大器。调节元件可以对应于具有合适电长度的传输线、CLC(电容器-电感器-电容器)拓扑或其组合，如稍后将更详细地描述的。调节元件的组件可以被配置成具有优化增益、功率附加效率(PAE)和图4、5A的分离器分支401-403、501-503之间的电隔离的阻抗和相位。为了增加分离器分支401-403、501-503之间的电隔离，功率分离器404、504可以被配置成使得每个分支相对于其它分支401-403、501-503中的另一个具有相等的延迟。换句话说，当第一分支(例如，401、501)的第一组合相位延迟接近第二分支(例如，402、 502)的第二组合相位延迟时，可以增加分支之间的电隔离。第一组合延迟对应于第一放大器(例如，423、523)的第一相位延迟与第一分支(例如，401、501)的第一调节元件(例如，412、512)的第二相位延迟之和。类似地，第二组合相位延迟对应于第二放大器(例如，439"、539") 的第三相位延迟与第二分支(例如，402、502)的第二调节元件(例如， 414"、514")的第四相位延迟之和。

在示例实施例中，通过将每个分离器分支401-403、501-503配置成具有大约90度的组合相位延迟，可以基本上实现电隔离。假设例如每个分离器分支401-403、501-503的放大器具有相同的大小，具有55度的大约相同的相位延迟。在此图示中，每个分离器分支401-403、501-503 可以被配置成通过利用具有35度的相位延迟的调节元件(每个分离器分支总共90度的相位延迟)具有相同的相位。分离器分支401-403、501-503 之间的电隔离也可以通过将成对的分离器分支(例如，401和403；401 和402；402和403)配置成具有处于或接近180度的总和，使得每个分离器分支至少基本上彼此异相，并且由此电隔离来实现。此类求和由图 4中分别示出的路径对408、408'和408"示出。图2、4、5A的功率分离器204、404和504可以提供优于仅具有无源组件(例如，电感器、电容器和/或电阻器)的常规功率分离器的优点，因为功率分离器204、404 和504的多区段拓扑可以为单级或多级放大器(例如多尔蒂放大器)提供具有比常规单区段功率分离器更好的宽带响应的前置放大。

图4和5A示出了根据一个示例实施例的适用于多尔蒂IC 200的集成信号分离器404、504(例如，图1、2的分离器104、204)的简化示意图。分离器404、504包括被配置成接收输入RF信号的分离器输入端 405、505(例如，图1、2的输入105、205)，以及耦合在输入端405、 505与分离器输出端406、506、407、507、408、508(例如，图1、2 的输出106-108、206-208)之间的三个分离器分支401-403、501-503。

如在图4和5A中可以看到的，分离器404、504的每个分支401-403、 501-503可以包括滤波器电路(每个滤波器电路包括例如电感器520、 530、540和电容器522、532、542)、前置放大器423、439'、439"、523、 539'、539"以及调节元件412、414'、414"、512、514'、514"。隔离电阻器452-453、552-553耦合在分支401-403、501-503之间。图5A中示出的每个前置放大器523、539'、539"可以对应于一个或多个晶体管指状物 (在本文中被称为晶体管指状物523、539'、539")。如将结合图5B-5E 的描述更详细地描述的，每个晶体管指状物可以被配置为具有栅极端、漏极端和源极端的FET。在每个分支501-503内，滤波器电路519(包括电感器520、530、540和电容器522、532、542)耦合在分离器输入端405、505与对应于前置放大器523、539'、539"的一个或多个晶体管指状物的一个或多个栅极端之间。

由电感器520、530、540和电容器522、532、542提供的滤波器电路中的每个滤波器可以用作低通滤波器、带通滤波器或高通滤波器和/ 或用于在分离器输入端505处施加的信号的输入阻抗匹配电路。尽管未示出，但是前置驱动器放大器423、439'、439"可以利用与图5A所示的滤波器电路类似的滤波器电路。调节元件414'、412、414"、512、514'、 514"可以用具有合适的电长度的传输线和/或集总元件等效物，如电容器 -电感器-电容器(CLC)拓扑(例如，分支501的CLC 525、524、526、分支502的CLC 535、534、536或分支503的CLC 545、544、546)来实施。应当理解的是，滤波器519的滤波器电路中的每个滤波器电路的电感器520、530、540值和电容器522、532、542值在滤波器电路之间可以不同。在一个实施例中，电容器522、532、542可以仅根据前置放大器523、539'、539"的栅极端的固有电容来实施。在另一个实施例中，电容器522、532、542可以由栅极端电容与耦合到前置放大器523、539'、 539"的栅极端的其它电容器(图5A中未示出)的组合来实施，以将电容调节到期望值。

在一个实施例中，调节元件412、414'、414"、512、514'、514"是考虑到每个前置驱动器放大器423、439'、439"、523、539'、539"的相位延迟和输出阻抗而配置的，以至少部分地实现与每个前置驱动器放大器 423、439'、439"、523、539'、539"的输出的阻抗匹配以及在分离器分支 401-403、501-503的输出处的相等(或基本相等)相位。具体地说，当所有前置驱动器放大器423、439'、439"、523、539'、539"向由前置放大器放大的信号赋予相同的延迟时，调节元件412、414'、414"、512、514'、 514"各自也可以向那些信号(所述信号与调节元件412、414'、414"、512、 514'、514"可以相同或可以不同)赋予相同的延迟，以确保通过每个分支401-403、501-503施加的累积延迟基本上相等。相反，当前置驱动器放大器423、439'、439"、523、539'、539"中的一个或多个赋予彼此不同的延迟时，则调节元件412、414'、414"、512、514'、514"可以赋予不同的延迟，以确保通过每个分支401-403、501-503施加的累积延迟基本上相等。

每个电感器(例如，图5A中示出的电感器520、524、530、534、 540、544)可以被实施为例如由管芯201的堆积层(例如，图3的堆积层312)内的图案化导电层和通孔形成的集成螺旋电感器。在替代实施例中，电感器520、524、530、534、540、544中的一些或全部可以被实施为耦合到管芯201的顶表面的离散电感器或接线键合阵列。当多尔蒂 IC 200的中心操作频率fo为约2.0千兆赫(GHz)时，电感器520、524、 530、534、540、544中的每个电感器的电感值可以处于约4毫微亨(nH) 到约9nH的范围内，但是中心操作频率和/或电感值也可以更低或更高。本公开还设想了其它电感值和中心操作频率fo。

电容器525、535、545表示前置放大器晶体管523、539'、539"的寄生漏源电容，并且因此不是实际的物理组件。相反，在各个实施例中，电容器522、526、532、536、542、546中的每个电容器可以是在管芯 201的堆积层(例如，图3的堆积层312)内形成的集成MIM电容器和 /或耦合到管芯201的顶表面的小芯片电容器(离散电容器)。根据一个实施例，每个电容器510、526、536、546是并联电容器，其底部电极使用延伸穿过基础半导体衬底(例如，图3的衬底310)到达管芯300的底表面上的导电层(例如，图3的层328)的贯穿衬底通孔(TSV)耦合到接地参考。当放大器的中心操作频率为约2.0GHz时，电容器510、 522、526、532、536、542、546中的每个电容器的电容值可以处于约0.5 皮法(pF)到约1.5pF的范围内，但是中心操作频率和/或电容值也可以更低或更高。本公开还设想了其它电容值和中心操作频率fo。

也参考图4和5A，在一个实施例中，并且如将在以下更详细地描述的，每个功率分离器404、504还包括多个电阻器(例如，图4、5A 的电阻器452-453、552-553)。电阻器452-453、552-553可以是例如集成电阻器(例如，图3、5B-5E的在管芯/衬底201、582、587、592、597 的堆积层内由多晶硅形成的)或耦合到管芯201或衬底582、587、592、 597的顶表面的小离散电阻器。电阻器452-453、552-553中的每个电阻器的电阻值可以处于约50ohm到约250ohm的范围内，但是电阻值也可以更低或更高。

在分离器输入端405、505处开始，第一并联电容器410、510电耦合在输入端405、505与三个分支401-403、501-503的分配节点409、509 之间。每个分离器分支401-403、501-503可以是具有输入阻抗匹配和/ 或滤波器区段的三区段分支。

尽管图4中未示出，但是并联电容器410可以分别耦合到分支 401-403中的每个分支中的输入阻抗匹配和/或滤波器区段。在一个实施例中，输入阻抗匹配和/或滤波器区段可以包括在前置驱动器放大器423、 439'、439"中。调节元件412、414'、414"可以用传输线来实施，所述传输线具有实现分离器分支401-403中的每个分离器分支的组合相位延迟的电长度，所述组合相位延迟满足如之前所讨论的前置驱动器放大器输出的阻抗匹配和路径408、408'、408"之间的电隔离条件。可替换的是，如图5A中示出的，调节元件412、414'、414"可以用CLC电路来实施，所述CLC电路提供期望的阻抗匹配和延迟以实现增益、PAE以及路径 408、408'、408"之间的电隔离条件。每个调节元件412、414'、414"具有耦合到前置驱动器放大器423、439'、439"的漏极端的第一端和耦合到输出端406-408的第二端。为了提供分离器分支401-403之间的另外的隔离，电阻器452-453可以耦合在输出端406-408之间。

在图5A的实施例中，滤波器519可以被实施为阻抗匹配网络(在 CLC或π型拓扑中)，所述阻抗匹配网络分别耦合到放大器523、539'、 539"，所述放大器523、539'、539"进而耦合到串联在分离器输入端505 与分离器输出端506-508之间的CLC电路512、514'、514"。每个分支 501-503的第一区段包括由第一并联电容器510、第一电感器520、530、 540和第二并联电容器522、532、542(所述第二并联电容器522、532、 542可以仅对应于放大器523、539'、539"的固有栅极电容或基于与图5A 中未示出的其它电容器组合的栅极电容的电容)限定的匹配网络。每个第一电感器520、530、540具有耦合到输入端505(或分配节点509)的第一端以及耦合到区段间节点511、513、515的第二端。每个第二并联电容器522、532、542电耦合在区段间节点511、513、515与接地参考之间。每个分支501-503的第二区段包括放大器523、539'、539"，所述放大器523、539'、539"包括耦合到区段间节点511、513、515的控制(栅极)端、耦合到CLC电路512、514'、514"的漏极端和耦合到接地参考的源极端。

如图5A所示，对应于调节元件512、514'、514"的CLC电路区段由耦合到接地参考的第二并联电容器525、535、545、耦合到接地参考的第二电感器524、534、544和第三并联电容器526、536、546限定。第二并联电容器525、535、545可以仅对应于放大器523、539'、539" 的固有漏极电容或基于与图5A中未示出的其它电容器组合的漏极电容的电容。每个第二电感器524、534、544具有耦合到放大器523、539'、 539"的漏极端的第一端和耦合到输出端506-508的第二端。每个第三并联电容器526、536、546电耦合在输出端506-508与接地参考之间。根据一个实施例，与每个第二电感器524、534、544相比，每个第一电感器520、530、540的电感值显著更大(例如，大于大约10％与100％之间)。在替代实施例中，第一电感器和第二电感器可以具有基本上相同的电感值，或者与每个第一电感器520、530、540相比，每个第二电感器 524、534、544的电感值可以显著更大。

尽管图4和5A描绘了在每个分支401-403、501-503中可以包括三个分离器区段(CLC、放大器、CLC)的多区段分离器404、504，但是替代实施例在每个分支501-503中可以包括多于三个(例如，四个或更多个)区段或少于三个(例如，两个)区段。另外，包括单个峰化放大器的其它替代实施例可以仅包括两个分支(例如，一个分支用于主放大器，并且一个分支用于单个峰化放大器)，如结合图5B所讨论的。包括多于两个峰化放大器部分(或多于一个划分的峰化放大器)的仍其它替代实施例可以包括多于三个分支(例如，一个分支用于主放大器，并且一个分支用于每个峰化放大器或峰化放大器部分)。尽管图4和5A描绘了特定集成信号分离器配置，但是在其它实施例中，可以使用其它类型或配置的信号分离器。

图5B、5C、5D和5E描绘了根据各个示例实施例，使用各种晶体管指状物配置实施的前置驱动器放大器580、585、590、595(例如，图4和5A的功率分离器404、504的前置驱动器放大器423、439'、439"、 523、539'、539")的实施例。为了简化图4和5A的前置驱动器放大器的各种配置的图示，图5B-5E中未描绘图4和5A中示出的调节元件或输入滤波器电路的实施方案。调节元件或输入滤波器电路可以容易地包括在与图5B-5E中示出的前置驱动器放大器相同的管芯上或与图5B-5E 的前置驱动器放大器互连的单独管芯上。考虑到这一点，前置放大器 580、585、590、595中的每个前置放大器均一体地形成于半导体衬底582、 587、592、597(如硅、GaN或其它合适的衬底)中。前置放大器580、 585、590、595具有多个栅极歧管，每个栅极歧管对应于分离器输入中的一个或组合。前置放大器580、585、590、595也具有多个漏极歧管，每个漏极歧管耦合到对应的调节元件。

前置放大器580具有漏极歧管572和漏极歧管573，所述漏极歧管 572对应于耦合到调节元件512的第一放大器输出(图5A的路径501)，所述调节元件512进而可配置成用于耦合到主放大器路径(图5B中未示出)，所述漏极歧管573对应于耦合到调节元件514'或514"(见图5A) 的第二放大器输出(图5A的路径502或503)，所述调节元件514'或514" 可配置成用于耦合到峰化放大器路径(未示出)。前置放大器585、590、 595具有漏极歧管575、576、578、579、584、586和漏极歧管574、577、 583，所述漏极歧管575、576、578、579、584、586可以对应于各自耦合到对应的调节元件514"、514'的第一放大器输出和第二放大器输出(图 5A的路径502和503)，所述调节元件514"、514'可配置成用于耦合到对应的第一峰化放大器路径和第二峰化放大器路径(未示出)，所述漏极歧管574、577、583可以对应于耦合到调节元件512的第三放大器输出，所述调节原件512可配置成用于耦合到主放大器路径(未示出)。

在一些实施例中，前置放大器582、587、592、597可以一体地形成于与分离器所耦合的多路径放大器相同的半导体衬底中(例如，图2 的衬底201)。在其它实施例中，前置放大器580、585、590、595可以形成于独立于多路径放大器的衬底的单独半导体衬底中，其中单独半导体衬底直接耦合到多路径放大器半导体衬底或封装为耦合到多路径放大器半导体衬底的表面安装装置。如上所述，图5B-5E的图示表示未示出图4和5A的调节元件412、414'、414"、512、514'、514"的晶体管指状物。为了在分离器分支401-403、501-503之间实现相等的相位，调节元件412、414'、414"、512、514'、514"可以被配置成在适当的相位延迟的情况下以及在阻抗匹配特性的情况下，用于耦合到图5B-5E的晶体管指状物的输出(漏极歧管)端。

图5B-5BE中的每个晶体管指状物(555、556、556'、557、558、 558'、560、561、561'、561"、562、563、563'、563")包括栅极端511、 513、515(或控制端)、漏极端572'、573'、573"、574'、575'、576'、577'、 578'、578"、579'、583'、584'、584"、586'(或第一载流端)和未编号且未示出的源极端(或第二载流端)。在具体实施例中，每个晶体管指状物 555、556、556'、557、558、558'、560、561、561'、561"、562、563、 563'、563"都是LDMOS FET，所述LDMOS FET包括安置在栅极端与漏极端之间的有源区。如前所述，每个有源区包括多个细长的、平行对齐的和交叉的漏极区域和源极区域，其中每个漏极区域和每个源极区域是形成于基础半导体衬底中的掺杂半导体区域。

可变导电沟道(和一些实施例中的漏极漂移区域)存在于相邻的源极区域与漏极区域之间。形成于基础半导体衬底之上的导电(例如，多晶硅或金属)栅极结构耦合到沟道区域之上的每个栅极端511、513、515 并沿所述沟道区域从每个栅极端511、513、515延伸。类似地，形成于基础半导体衬底之上的另外的导电(例如，多晶硅)漏极结构耦合到漏极区域之上的每个漏极端572'、573'、573"、574'、575'、576'、577'、578'、 578"、579'、583'、584'、584"、586'并沿漏极区域从每个漏极端572'、573'、 573"、574'、575'、576'、577'、578'、578"、579'、583'、584'、584"、586' 延伸。源极区域电耦合到导电(例如，多晶硅或金属)源极触点，所述源极触点进而耦合到延伸穿过基础半导体衬底以与基础半导体衬底的底表面上的导电层连接的导电TSV。在操作期间施加到栅极端511、513、 515的电压调制可变导电沟道的导电性，从而使得电流能够在源极区域与漏极区域之间流动(或者最终在底表面上的导电层与每个漏极端572'、573'、573"、574'、575'、576'、577'、578'、578"、579'、583'、584'、584"、 586'之间流动)。在图5B-5E的实施例中，晶体管指状物556、556'、561、561'、563、563'的栅极端电连接在一起，而晶体管指状物555、557、558、 558'、560、561"、562、563"的栅极端彼此电隔离并且与晶体管指状物 556、556'、561、561'、563、563'电隔离。

在图5B中，指状物555的漏极端572'连接到第一漏极歧管572，并且指状物556和556'的漏极端573'、573"与第二漏极歧管573电连接在一起，所述第二漏极歧管573与第一漏极歧管572电隔离。在图5B的实施例中，晶体管指状物555、556、556'中的每个晶体管指状物具有相同的大小(或长度或外围)。因此，晶体管指状物555、556、556'中的每个晶体管指状物提供相同电平的信号放大。因为指状物556和556'的漏极端573'、573"与漏极歧管573电连接，所以在操作期间，漏极歧管573 处的信号功率(所述信号功率提供到峰化放大器路径)是漏极歧管572 处的信号功率(所述信号功率提供到主放大器路径)的约两倍。

在图5C中，指状物557的漏极端574'连接到第一漏极歧管574，并且指状物558和558'的漏极端575'和576"电连接到第二漏极歧管575和第三漏极歧管576，所述第二漏极歧管575和第三漏极歧管576与第一漏极歧管574电隔离并且彼此电隔离。在图5C的实施例中，晶体管指状物557、558、558'中的每个晶体管指状物具有相同的大小(或长度或外围)。因此，晶体管指状物557、558、558'中的每个晶体管指状物提供相同电平的信号放大。因为指状物558和558'的漏极端575'、576'分别与漏极歧管575和576电连接，所以在操作期间，漏极歧管575和576 处的组合信号功率(所述组合信号功率提供到对应的峰化放大器路径) 是漏极歧管574处的信号功率(所述信号功率提供到主放大器路径)的约两倍。

在图5D中，指状物560的漏极端577'连接到第一漏极歧管577，并且指状物561、561'和561"的漏极端578'、578"和579'分别电连接到与第一漏极歧管577电隔离并且彼此电隔离的第二漏极歧管578和第三漏极歧管579。在图5D的实施例中，晶体管指状物560、561、561'、561" 中的每个晶体管指状物具有相同的大小(或长度或外围)。因此，晶体管指状物560、561、561'、561"中的每个晶体管指状物提供相同电平的信号放大。因为指状物561、561'、561"的漏极端578'、578"、579'分别与漏极歧管578和579电连接，所以在操作期间，漏极歧管578和579处的组合信号功率(所述组合信号功率提供到对应的峰化放大器路径)是漏极歧管577处的信号功率(所述信号功率提供到主放大器路径)的约三倍。

在图5E中，指状物562的漏极端583'连接到第一漏极歧管583，并且指状物563、563'和563"的漏极端584'、584"和586'分别电连接到与第一漏极歧管583电隔离并且彼此电隔离的第二漏极歧管584和第三漏极歧管586。在图5E的实施例中，晶体管指状物562、晶体管指状物563、 563'(具有相同大小或长度或外围)以及晶体管指状物563"的大小和放大彼此不同。在一个实施例中，晶体管指状物563、563'的组合是晶体管指状物562的大小的三倍以及晶体管指状物563"的大小的六倍，由此提供了6:2:1的信号放大比率。

在如前所述的不对称多尔蒂放大器配置中，峰化放大路径的大小可以比主放大路径的大小更大(即，更高的载流能力)。例如，峰主功率比率为2:1的多尔蒂放大器的峰化放大路径的大小是主放大路径的大小的两倍。为了在具有两倍于主放大路径的大小的单个峰化路径的多尔蒂放大器中实现2:1的比率，可以将功率分离器404、504配置成使用图5B 的2:1指状物晶体管比率。在此配置中，功率分离器404、504的主分离器分支(例如，401-501)可以利用一个或多个第一晶体管指状物(例如，晶体管指状物555)来向多尔蒂放大器的主放大路径供应输入信号功率的第一部分(例如，三分之一)，而功率分离器404、504的峰化分离器分支(例如，402-502或403-503)可以利用一个或多个第二晶体管指状物(例如，晶体管指状物556、556')来向多尔蒂放大器的单个峰化放大路径供应输入信号功率的第二部分(例如，三分之二)。

为了在具有一起加起来多达两倍于主放大路径的大小的分离峰化路径的多尔蒂放大器中实现2:1的比率，功率分离器404、504可以被配置成使用图5C的1:1:1指状物晶体管比率。在此配置中，功率分离器404、 504的主分离器分支(例如，401-501)可以利用一个或多个第一晶体管指状物(例如，晶体管指状物557)来向多尔蒂放大器的主放大路径供应输入信号功率的第一部分(例如，三分之一)。另外地，功率分离器 404、504的第一峰化分支(例如，402-502)可以利用一个或多个第二晶体管指状物(例如，晶体管指状物558)来向多尔蒂放大器的第一峰化放大路径供应输入信号功率的第二部分(例如，三分之一)，而功率分离器404、504的第二峰化分支(例如，403-503)可以利用单个晶体管指状物558'来向多尔蒂放大器的第二峰化放大路径供应输入信号功率的三分之一。

功率分离器404、504可以使用图5D-5E的指状物晶体管来支持功率比率分别为如2:1:1和6:2:1的其它不对称多尔蒂放大器配置。例如，不对称多尔蒂放大器可以配置有分离峰化放大路径，在所述分离峰化放大路径中，一个峰化放大路径的大小是另一个峰化放大路径的大小的两倍，并且是主放大路径的大小的两倍(因此，具有2:1:1的功率比率)。为了实现2:1:1的不对称多尔蒂放大器，功率分离器404、504的主分离器分支401、501可以配置有图5D的单个晶体管指状物560，以向主放大路径供应四分之一的输入信号功率。类似地，第一峰化分离器分支 402、502可以被配置成使用单个晶体管指状物561"来向多尔蒂放大器的较小峰化放大路径供应四分之一的输入信号功率，而另一个峰化分离器分支403、503可以被配置成使用双晶体管指状物561、561'(具有共享输出(漏极)端)来向较大峰化放大路径提供一半的输入信号功率。利用类似原理，功率分离器404、504的分离器分支401-501、402-502、 403-503可以被配置成使用指状物晶体管562、563、563'、563"来支持功率比率为6:2:1的不对称多尔蒂配置。

图5F-5G分别描绘了根据示例实施例的图4和5A的功率分离器的替代性实施例。图5F在有源分离器470的输入处结合无源威尔金森分离器460。在此配置中，无源威尔金森分离器460的两个电阻器R1用于提供无源威尔金森分离器460的分支401-403之间的隔离。无源威尔金森分离器460可以被配置成使得路径461具有180度的总相位(分支402 的90度加上分支403的90度)，这导致无源威尔金森分离器460的分支 402-403异相，并且由此电隔离。类似地，无源威尔金森分离器460可以被配置成使得路径461'具有180度的总相位(分支402的90度加上分支401的90度)，这导致无源威尔金森分离器460的分支401和402异相，并且由此电隔离。同样，无源威尔金森分离器460可以被配置成使得路径461"具有180度的总相位(分支401的90度加上分支403的90 度)，这导致无源威尔金森分离器460的分支401和403异相，并且由此电隔离。无源威尔金森分离器460还可以被配置成至少部分地匹配输入端405的阻抗。无源威尔金森分离器460中示出的电容器分别可以表示放大器423、439'和439"中每个放大器的栅极电容。

转向有源分离器470，两个电阻器452-453提供有源分离器470的分支401-403之间的隔离。有源分离器470的路径408具有180度的总相位(分支402的90度加上分支403的90度)，这导致有源分离器470 的分支402-403异相，并且由此电隔离。类似地，路径408'具有180度的总相位(分支402的90度加上分支401的90度)，这导致有源分离器 470的分支401和402异相，并且由此电隔离。同样，路径408"具有180 度的总相位(分支401的90度加上分支403的90度)，这导致有源分离器470的分支401和403异相，并且由此电隔离。图5F的实施例展示了具有无源配置和有源配置的图4的实施例的替代性配置。有源分离器 470还提供路径之间的隔离和提高的宽带频率响应。有源分离器的调节元件412、414'、414"可配置成至少部分地匹配放大器423、439'、439" 的输出的阻抗，并添加在路径408、408'、408"中实现180度相位，以维持批次401、402、403之间的隔离的相位延迟。

转到图5G，在此实施例中，放大器523、539'和539"的栅极端511、 513和515电连接在一起。电容器522、532和542可以分别表示放大器 523、539'和539"的栅极电容。电感器520可以表示到共享栅极端的接线键合。电容器510、电感器520和平行电容器522、532、542的组合可以形成CLC滤波器519'，所述CLC滤波器519'可配置成匹配输入505 处的输入阻抗。图5G中示出的剩余组件如图5A所描述的进行操作。图 5H描绘了根据示例实施例的比较图4和5A的功率分离器404、504与无源分离器的性能的曲线图。图5H(1)示出了图4和5A的功率分离器404、504可以被配置成具有比大约-5dB下的无源分离器(例如，552) 多20dB的增益(例，如554)。图5H(2)另外示出了功率分离器404、 504可以具有主放大路径401-501和峰化放大路径402-403、502-503的输出端之间的电隔离(例如，558)，所述电隔离类似于无源分离器的主路径和峰化路径的输出端的电隔离(例如，556)。图5H(3)还示出了所示出的功率分离器404、504在大约-27dB下的输入到输出电隔离相比于无源分离器(例如，560)在大约-5dB下的输入到输出电隔离改进了大约22dB(例如，562)。图5H(4)另外示出了功率分离器404、504 具有峰化放大路径402-403、502-503之间的电隔离(例如，566)，所述电隔离类似于无源分离器的峰化放大路径之间的电隔离(例如，564)。

再次参考图2，功率分离器204的输出206(例如，图4、5A的输出406、506)通过实施在多尔蒂IC 200的堆积层312中的导电路径电连接到主放大器220的输入221。根据一个实施例，功率分离器204的输出207、208(例如，图4、5A的输出407、507、408、508)通过输入相位延迟电路209'、209"(例如，图1的输入相位延迟电路109'、109") 和实施在多尔蒂IC 200的堆积层312中的另外的导电路径电连接到峰化放大器部分240'、240"的输入241'、241"。输入相位延迟电路209'、209" 被配置成确保峰化放大器部分240'、240"的输入241'、241"处的峰化输入信号与主放大器220的输入221处的主输入信号具有约90度的相位差。

在一个实施例中，主放大器220和峰化放大器部分240'、240"中的每个可以具有基本上类似的配置。根据一个实施例，每个放大器220、 240'、240"是两级放大器，其包括以级联布置连接在放大器输入221、241'、 241"与组合节点结构290之间的相对低功率的驱动器放大器226、246'、 246"(或驱动器放大器FET)和相对高功率的末级放大器230、250'、250" (或末级放大器FET)。

在主放大器220中，放大器220的输入221通过输入阻抗匹配网络 222(例如，图1的IMN 122)耦合到驱动器放大器FET 226的输入端 225(例如，栅极端)，驱动器放大器FET226的输出227(例如，漏极端)通过级间阻抗匹配网络228(例如，图1的ISMN 128)电耦合到末级放大器FET 230的输入端229(例如，栅极端)。类似地，在峰化放大器部分240'、240"中的每个峰化放大器部分中，放大器240'、240"的输入241'、241"通过输入阻抗匹配网络242'、242"(例如，图1的IMN 142'、 142")耦合到驱动器放大器FET 246'、246"的输入端245'、245"(例如，栅极端)，驱动器放大器FET 246'、246"的输出247'、247"(例如，漏极端)通过级间阻抗匹配网络248'、248"(例如，图1的ISMN 148'、148") 电耦合到末级放大器FET 250'、250"的输入端249'、249"(例如，栅极端)。FET 226、230、246'、246"、250'、250"中的每个FET的源极端电耦合到接地参考(例如，使用TSV通过基础半导体衬底310电连接到图 3的底部导电层328)。

在一个实施例中，每个驱动器放大器FET 226、246'、246"的大小可以相等，并且每个驱动器放大器FET 226、246'、246"可以被配置成当多尔蒂IC 200在高功率模式(例如，接近压缩)下操作时，向处于约15 分贝(dB)到约25dB的范围内的相应的输入RF信号施加增益，但是当多尔蒂IC 200在低功率模式下操作时，仅驱动器放大器FET 226向其输入信号提供增益。末级放大器FET 230、250'、250"显著大于驱动器放大器FET 226、246'、246"(例如，至少两倍大以施加至少两倍的增益)。在一个实施例中，每个末级放大器FET230、250'、250"的大小还可以相等，并且每个末级放大器FET 230、250'、250"可以被配置成当多尔蒂IC 200在高功率模式(例如，接近压缩)下操作时，向处于约15dB到约 25dB的范围内的相应的输入RF信号施加增益，但是当多尔蒂IC 200 在低功率模式下操作时，仅末级放大器FET 230向其输入信号提供增益。

根据一个实施例，FET 226、230、246'、246"、250'、250"中的每个 FET的栅极偏置电压通过电阻器-分配器栅极偏置电路270、270'、270" (例如，图1的电阻器-分配器栅极偏置电路170、170'、170")提供。如前所述，对于多尔蒂放大器IC 200的正确操作，主放大器220被偏置成在AB类模式下操作，并且峰化放大器部分240'、240"通常被偏置成在 C类模式下操作。在一些配置中，峰化放大器部分240'、240"可以被偏置成在B类或深度B类模式下操作。因为主放大器220的偏置不同于峰化放大器部分240'、240"，所以主放大器电阻器-分配器栅极偏置电路270 不同于(并且不电连接到)峰化放大器电阻器-分配器栅极偏置电路270'、 270"。然而，由于峰化放大器部分240'、240"的偏置彼此相同，所以峰化放大器电阻器-分配器栅极偏置电路270'、270"可以是相同的并且电连接在一起，如图2的实施例所示。

在所示出的实施例中，主放大器电阻器-分配器栅极偏置电路270 包括输入端271、电阻器273、274和RF隔离电路275、276。类似地，峰化放大器电阻器-分配器栅极偏置电路270'、270"各自包括输入端271'、电阻器273'、273"、274'、274"和RF隔离电路275'、275"、276'、276"。除了栅极偏置电路270、270'、270"之外，多尔蒂放大器IC 200还可以包括一个或多个漏极偏置电路282。根据一个实施例，漏极偏置电路282 包括输入端284和RF隔离电路286、286'、286"。末级放大器FET 230、 250'、250"中的每个末级放大器的输出(即，漏极端231、251'、251") 电连接到组合节点结构290(例如，图1的组合节点结构190)，所述组合节点结构290用于将末级放大器FET 230、250'、250"中的每个末级放大器FET所产生的经放大RF信号组合成单个经放大输出RF信号。

组合节点结构290包括暴露在管芯201的顶表面的细长导电接合焊盘。根据一个实施例，组合节点结构290的长度从峰化放大器末级FET 250'的漏极端251'的外部端部252'延伸到峰化放大器末级FET 250"的漏极端251"的外部端部252"。如图2中示出的，组合节点结构290具有三个区段，所述三个区段包括电连接到峰化放大器末级FET 250'的漏极端 251'的最左边的区段，电连接(通过接线键合238)到主放大器末级FET 230的漏极端231的中心区段以及电连接到峰化放大器末级FET 250"的漏极端251"的最右边的区段。根据一个实施例，组合节点结构290是连续的导电接合焊盘，但是组合节点结构290也可以包括不连续的但电连接的区段。

期望地，漏极端251'、251"利用具有可忽略的相位延迟(即，尽可能接近零度的相位延迟，如10度或更小的相位延迟)的导电路径连接到组合节点结构290，并且在一些实施例中，漏极端251'、251"可以是组合节点结构290的一体地形成的部分。换句话说，在一些实施例中，峰化放大器末级FET 250'、250"的漏极端歧管可以形成组合节点结构290 的部分。如前所述，基础半导体衬底310是高电阻率衬底，并且因此在多尔蒂放大器IC 200中，显著降低了随着相对长的传输线(如结合节点结构290)以其它方式发生在相对低的电阻率衬底上的潜在高损耗。

如前所述，为了补偿放大器220、240'、240"的输入处主放大路径与峰化放大路径之间的90度相位延迟差(即，为了确保经放大信号在组合节点结构290处同相地组合)，输出相位延迟电路236(例如，图1的电路136)电耦合在主放大器末级FET 230的输出(即，漏极端231)与峰化放大器末级FET 250'、250"的输出(即，漏极端251'、251)之间。具体地说，输出相位延迟电路236被配置成在主放大器末级FET 230的漏极端231处的RF信号与峰化放大器末级FET 250'、250"的漏极端251'、 251"处的RF信号之间产生基本上等于90度(即，90度+/-10度)的相位差。

根据一个实施例，输出相位延迟电路236在漏极端231与漏极端 251'、251"之间具有CLC(电容-电感-电容)拓扑。第一(并联)电容包括主放大器末级FET 230的漏极-源极电容C_dsM。多个接线键合238电连接在主放大器末级FET 230的漏极端231与组合节点结构290之间。更具体地说，接线键合238的第一端部连接到漏极端231，并且接线键合 238的第二端部连接到组合节点结构290。输出相位延迟电路236的CLC 拓扑中的电感由接线键合238与组合节点结构290在结构290上的接线键合238的落点与峰化放大器末级FET 250'、250"的漏极端251'、251" 之间延伸的部分的串联组合提供。根据一个实施例，接线键合238与组合结点结构290的那些部分的串联组合在约2.0GHz的中心操作频率下具有约0.8nH到约1.2nH的组合电感，但是中心频率和/或组合电感也可以更低或更高。

最后，输出相位延迟电路236的CLC拓扑中的第二(并联)电容大约等于峰化放大器末级FET 250'、250"的组合漏极-源极电容C_dsP减去由并联电感(例如，图7的并联电感器750)补偿的C_dsP的一部分。总而言之，漏极端231与漏极端251'、251"之间的90度相位差由具有CLC 拓扑的输出相位延迟电路236提供，其中所述拓扑包括第一并联电容(由 C_dsM提供)、串联电感(由接线键合238和组合节点结构290的部分提供) 和第二并联电容(由A×C_dsP提供，其中A<1.0)。

多尔蒂功率放大器IC 200可以以各种方式封装和/或并入到更大的电气系统中。例如，多尔蒂IC 200可以封装在包覆模制封装体或气腔功率装置封装体(例如，图6的封装体604)内。可替换的是，多尔蒂IC 200 可以封装在表面安装型封装体中，如无引脚封装体(例如，双扁平无引脚(DFN)或方形扁平无引脚(QFN)封装体)。在仍其它实施例中，多尔蒂IC 200可以直接安装到模块或PCB衬底表面。

通过举例，图6是根据示例实施例的多尔蒂放大器装置600的顶视图，所述多尔蒂放大器装置600包括封装在高功率离散装置封装体604 中的多尔蒂IC 602(例如，图2的多尔蒂IC 200)。封装体604包括多个导电输入信号和偏置引线610-616以及至少一个输出引线620。输入信号和偏置引线610-616定位在封装体604的输入侧，并且至少一个输出引线620定位在封装体604的输出侧。在一个实施例中，多尔蒂IC管芯 602的输入侧(例如，图2的输入侧210)接近于装置封装体604的输入侧并与所述输入侧平行。

另外，封装体604包括封装衬底，如导电凸缘630，多尔蒂IC 602 (例如，用导电环氧树脂、焊料、铜焊、烧结或其它导电连接方法)物理和电连接到所述封装衬底。最后，封装体604包括非导电结构特征或材料，如模制原料和/或其它绝缘材料，所述非导电结构特征或材料将引线 610-616、620和凸缘630保持在相对于彼此固定的朝向上。

如导电接线键合650-656等导电连接将管芯602上的输入信号和偏置电压接合焊盘(或端)电连接到装置600的输入侧上的导电引线610-616。例如，一个或多个第一接线键合650可以将输入RF信号引线 610电连接到对应于输入端(例如，图2的输入端202)的第一接合焊盘，并且输入RF信号引线610可以用于将输入RF信号传送到多尔蒂IC 602。

根据一个实施例，多尔蒂IC 602的输出(并且更具体地说，图2 的组合节点结构290)通过多条接线键合670电连接到输出引线620。根据一个实施例，封装体604被设计成使得当管芯602耦合到封装体604 时，管芯602，并且更具体地说，管芯602的组合节点结构可以被定位成非常靠近输出引线620。因此，接线键合670可以相对较短。另外，接线键合670的数量可以被选择为相对较大(例如，20-40个接线键合，更多或更少)，这使得接线键合670成为相对低的寄生电感元件。根据一个实施例，接线键合670的电感值处于约20pH到约70pH的范围内(例如，约60pH)，但是电感值也可以更小或更大。期望地，接线键合670 被设计成使得接线键合670的电感值尽可能低。

在一些实施例中，引线610-616、620和凸缘630可以形成引线框架的部分。为了在装置制造期间完成包覆模制封装，在附接管芯602与接线键合650-656、670之后，管芯602、引线610-616、620的内部端部、接线键合650-656、670以及凸缘630的上表面和侧表面可以用非导电(例如，塑料)模制原料640、642密封(在图6中仅部分示出，以避免模糊装置600的内部组件)。模制原料640、642限定装置600的周界，引线 610-616、620从所述周界凸出，并且所述模制原料640、642还限定装置600的顶表面。装置600的底表面部分地由模制原料640限定，并且部分地由凸缘630的底表面限定。因此，当适当地耦合到系统衬底(例如，图7的PCB 710)时，凸缘630可以起到(例如，通过图3的底部导电层328)将接地参考传送到管芯602的作用，并且还可以充当装置 600的散热器。

在类似但不同的实施例中，具有图6中所示出的配置的引线 610-616、620可以用无引脚封装体的焊区代替。凸缘630和焊区可以再次形成引线框架，管芯602和接线键合650-656、670附接到所述引线框架，并且组合件可以再次用非导电模制原料密封以形成无引脚的表面安装装置(例如，DFN或QFN装置)。

在其它实施例中，封装体604可以是气腔封装体。在此实施例中，凸缘630可以具有更大的边界，所述边界等于或大约等于装置600的边界。具有框架形状的非导电绝缘体(例如，陶瓷、塑料或另一种材料) 可以附接到凸缘的顶表面，引线610-616、620可以放置在非导电绝缘体之上，附接接线键合650-656、670，并且帽(未示出)放置在框架开口之上以将装置600的内部组件包裹在气腔中。

最终，多尔蒂放大器装置600并入到较大的电气系统(例如，蜂窝基站中的功率发射器阵容)中。例如，如图7中示出的，多尔蒂放大器装置720(例如，图6的装置600)可以并入到放大器系统700。

在一个实施例中，放大器系统700包括单层或多层PCB 710以及耦合到PCB 710的多个元件。例如，放大器系统700可以包括暴露在PCB 710的顶表面和底表面的导电硬币715(或其它特征)，以及连接到导电硬币715的多尔蒂放大器装置720(例如，图6的装置600)。更具体地说，多尔蒂放大器装置720的底表面(例如，图6的凸缘630的底部) 可以物理和电连接到导电硬币715的顶表面。导电硬币715进而可以电连接到系统接地，并且硬币715的底表面可以连接到系统散热器。因此，导电硬币715可以用作放大器系统700的接地参考和散热器。

在典型配置中，放大器系统700包括输入RF连接器701和输出RF 连接器702，所述输入RF连接器701和输出RF连接器702分别被配置成从RF信号源接收输入RF信号并且产生经放大输出RF信号用于传输 (例如，通过耦合到连接器702的蜂窝天线)。一个或多个偏置电压连接器703、704可以用于从一个或多个电压源接收DC偏置电压。

另外，放大器系统700包括电耦合在连接器701-703与多尔蒂放大器装置720之间的多个导电路径和特征730-736。导电路径和特征 730-736可以由顶部导电层、底部导电层和/或PCB 710的一个或多个内部导电层(如果包括的话)的图案化部分形成。

第一导电路径730将输入RF连接器701电连接到多尔蒂放大器装置720的输入RF信号引线722(例如，图6的引线610)。在系统700 的操作期间，由输入RF连接器701接收的输入RF信号通过第一导电路径730被传送到输入RF信号引线722。类似地，第二导电路径731将输出RF连接器702电连接到多尔蒂放大器装置720的输出RF信号引线 728(例如，图6的引线620)。在系统700的操作期间，由多尔蒂放大器装置720产生的经放大RF信号通过第二导电路径731被传送到输出 RF连接器702。

另外的导电路径732、733、734将偏置电压连接器703电连接到多尔蒂放大器装置720的第一侧上的多个偏置电压引线724(例如，图6 的引线611、613、615)。在系统700的操作期间，多个漏极和栅极DC 偏置电压通过导电路径732-734被传送到偏置电压引线724。在输出侧上，导电路径735将偏置电压连接器704电连接到输出RF信号引线728 (例如，直接或通过路径731，如图7所示)。在系统700的操作期间，末级放大器的漏极DC偏置电压通过偏置电压连接器704、导电路径735 和输出RF信号引线728被传送到输出RF信号引线728。

根据一个实施例，放大器系统700还包括并联电感器750，所述并联电感器750电耦合在输出RF信号引线728与另外的导电特征736之间。并联电感器750可以是离散电感器，所述离散电感器例如，具有耦合到输出RF信号引线728的第一端(例如，直接或通过路径731，如图 7所示)以及耦合到导电特征736的第二端，所述导电特征736进而电耦合到系统接地。在一个实施例中，并联电感器750被配置成至少部分地吸收一个或多个峰化放大器末级晶体管的漏极-源极电容(例如，图2 的峰化放大器末级FET 250'、250"的漏极-源极电容C_dsP)。在一个替代实施例中，由并联电感器750提供的并联电感的全部或一部分可以替代地通过设计偏置电压连接器704与输出RF信号引线728之间的优化导电路径735来提供，在这种情况下，可以省略并联电感器750。尽管常规不对称多尔蒂放大器系统可以为此目的而包括并联电感，但是并联电感通常需要在放大器封装体内部(例如，装置720内部)实施。然而，根据各个实施例，输出接线键合(例如，图6的接线键合670)的相对低的电感使并联电感能够被移动到放大器封装体外。这可以使放大器封装大小减小，同时也促进更容易地调谐系统700，因为可以对并联电感器750的大小进行修改，而不需要重新设计多尔蒂放大器装置720。

图8A是根据示例实施例的制造多尔蒂功率放大器IC(例如，图2 的多尔蒂IC200)、经过封装的多尔蒂放大器装置(例如，图6的装置 600)和多尔蒂放大器系统(例如，图7的系统700)的方法的流程图。在框802中，所述方法可以通过形成放大器管芯(例如，图2的管芯201) 开始，所述放大器管芯包括一体地形成的主放大器晶体管(例如，图2 的FET226、230)、峰化放大器晶体管(例如，图2的FET 246'、246"、 250'、250")和组合节点结构(例如，图2的组合节点结构290)。另外，形成放大器管芯可以包括一体地形成具有前置驱动器放大器晶体管(例如，图4、5A的放大器423、439'、439"、523、539'、539")的功率分离器(例如，图2的分离器204)、匹配网络(例如，图2的IMN 222、 242'、242"、ISMN 228、248'、248")、偏置电路(例如，图2的偏置电路270、270'、270")和/或其它集成组件。在替代实施例中，上一句中的电路和组件(例如，功率分离器204)中的一些可以在不同于放大器管芯的衬底上实施。

在框804中，通过将主放大器末级晶体管(例如，图2的FET 230) 的输出端(例如，图2的漏极端231)连接到组合节点结构(例如，图2 的组合节点结构290)来完成多尔蒂放大器IC(例如，图2的多尔蒂放大器IC 200)。例如，可以用具有预定长度、高度和数量的接线键合(例如，图2的接线键合238)来进行连接，以在主放大器输出与峰化放大器输出之间产生期望的相位延迟(例如，90度)。

然后，在框806中，可以封装多尔蒂放大器IC(例如，图2的多尔蒂IC 200)。如前所述，可以将多尔蒂放大器IC封装在包覆模制封装体或气腔功率封装体中。可替换的是，可以将多尔蒂放大器IC以裸管芯的形式附接到系统衬底(例如，模块或PCB衬底)。当封装在包覆模制封装体(例如，图6的封装体604)中时，多尔蒂放大器IC可以连接到引线框架的导电凸缘，接线键合(例如，图6的接线键合650-656、670) 可以耦合在引线框架的输入、输出和偏置引线与多尔蒂放大器IC的适当接合焊盘之间，并且凸缘、引线和多尔蒂放大器IC可以密封在模制原料中。当封装在气腔封装体中时，绝缘体框架可以附接到导电凸缘的顶表面，多尔蒂放大器IC可以连接到框架开口中的凸缘的顶表面，输入、输出和偏置引线可以连接到绝缘体框架的顶表面，接线键合(例如，图6 的接线键合650-656、670)可以耦合在输入、输出和偏置引线与多尔蒂放大器IC的适当接合焊盘之间，并且可以在凸缘、绝缘体框架、引线、接线键合和多尔蒂放大器IC之上施加帽，以将多尔蒂放大器IC包裹在气腔中。

在框808中，可以通过将多尔蒂放大器装置(例如，图6的装置600) (或者在一些实施例中，裸管芯)附接到系统衬底，如PCB(例如，图7 的PCB 710)来完成放大器系统(例如，图7的系统700)。更具体地说，可以将多尔蒂放大器装置的底表面连接到导电硬币(例如，图7的硬币 715)，以向装置提供接地参考和散热器，并且可以将装置的输入、输出和偏置引线连接到系统衬底的对应导电路径(例如，图7的路径 730-734)。

根据一个实施例，在框810中，可以将另外的组件耦合到系统衬底 (例如，图7的PCB 710)以完成放大器系统。例如，如前所述，通过将电感器耦合到系统衬底的导电特征(例如，图7的路径731和特征736)，可以将离散电感器(例如，图7的电感器750)耦合在多尔蒂放大器装置的输出引线(例如，图7的输出引线728)与接地参考之间。另外，可以使用连接到PCB的接地平面的金属盖或屏蔽件以全部或部分地覆盖PCB 710的组件，以提供与其它系统的其它装置的电隔离。然后，方法可以结束。

图8B是根据示例实施例的制造功率分离器IC(例如，图1的功率分离器104、图2的功率分离器204、图4的功率分离器404、图5A的功率分离器504)、经过封装的功率分离器装置和功率分离器系统的方法的流程图。在框822中，方法可以通过形成功率分离器管芯开始，所述功率分离器管芯包括一体地形成的输入匹配网络(例如，图5A的519，所述一体地形成的输入匹配网络可以是任选的)、前置驱动器放大器晶体管(例如，图4、5A的FET 423、439'、439"、523、539'、539")、调节元件(例如，图4、5A的传输线或CLC 412、414'、414"、512、514'、 514")和隔离电阻器(例如，图4、5A的452-453、552-553)。另外，形成功率分离器管芯可以包括一体地形成耦合到前置驱动器放大器晶体管423、439'、439"、523、539'、539"的偏置电路。在替代实施例中，电路和组件(例如，输入匹配网络)中的一些可以在不同于功率分离器管芯的衬底上实施。

在框824中，通过将每个调节元件的输出端连接到具有预定长度、高度和数量的接线键合来完成功率分离器IC(例如，图4、5A的功率分离器IC 404、504)，以产生电隔离分离器分支(例如，图4、5A的401-403、 501-503)的期望的所产生的分支相位(例如，90度)。在框826中，然后可以封装功率分离器IC。类似于多尔蒂放大器IC，可以将功率分离器 IC封装在包覆模制封装体或气腔功率封装体中。可替换的是，可以将功率分离器IC以裸管芯的形式附接到系统衬底(例如，模块或PCB衬底)。当封装在包覆模制封装体中时，功率分离器IC可以连接到引线框架的导电凸缘，接线键合可以耦合在引线框架的输入、输出和偏置引线与功率分离器IC的适当接合焊盘之间，并且凸缘、引线和功率分离器IC可以密封在模制原料中。当封装在气腔封装体中时，绝缘体框架可以附接到导电凸缘的顶表面，功率分离器IC可以连接到框架开口中的凸缘的顶表面，输入、输出和偏置引线可以连接到绝缘体框架的顶表面，接线键合可以耦合在输入、输出和偏置引线与功率分离器IC的适当接合焊盘之间，并且可以在凸缘、绝缘体框架、引线、接线键合和功率分离器IC 之上施加盖，以将功率分离器IC包裹在气腔中。

在框828中，功率分离器系统可以通过将功率分离器装置(或在一些实施例中为裸管芯)附接到如PCB等系统衬底来完成。更具体地说，可以将功率分离器装置的底表面连接到导电硬币，以向装置提供接地参考和散热器，并且可以将装置的输入、输出和偏置引线连接到系统衬底的对应导电路径。

根据一个实施例，在框830中，可以将另外的组件耦合到功率分离器系统衬底。例如，可以将功率分离器系统衬底的输出耦合到单级或多级放大器，如不具有一体地形成的功率分离器的多尔蒂放大器装置。然后，方法可以结束。

功率分离器的实施例可以包括功率放大器和对应的调节元件。功率分离器可以位于单个管芯上，或与多路径放大器(例如，多尔蒂放大器) 组合在同一管芯上。功率分离器可以包括多个功率分离器分支，每个分支可配置成耦合到多路径放大器的输入端。每个功率分离器分支包括前置驱动器放大器和调节元件。为了实现用于耦合到前置驱动器放大器输出的期望的相位延迟和阻抗匹配特性，调节元件可以包括具有合适电长度的传输线、集总元件延迟电路、两者的组合或其它合适的延迟电路。另外，调节元件还可以被配置成提供用于耦合到多路径放大器装置的输入路径的阻抗匹配特性。每个分离器分支的前置驱动器放大器可以是单级放大器或多级放大器，所述单级放大器或多级放大器可配置成耦合到多路径放大器装置(如多尔蒂放大器装置)的单级放大器路径或多级放大器路径。

每个功率分离器分支中的前置驱动器放大器可以具有相对于其它分离器分支的前置驱动器放大器的对称或非对称增益。另外，每个功率分离器分支中的每个前置驱动器放大器可以被配置用于特定频带，或者频带的范围可以与其它分离器分支的前置驱动器放大器的频带或频带范围相同或不同。另外，每个前置驱动器放大器可以配置有用于耦合到RF 输入源的输入滤波器电路和/或匹配网络电路。为了增加功率分离器分支之间的电隔离，每个分支可以被配置成具有类似或基本上相等的相位延迟(例如，90度或其它合适的延迟)。还可以在功率分离器分支之间添加隔离阻抗，以另外增加此类分支之间的电隔离。

多分支分离器的实施例可以包括半导体管芯、射频(RF)信号输入端、第一分离器分支和第二分离器分支。第一分离器分支的实施例可以包括与半导体管芯一体地形成的第一放大器和第一调节元件。所述第一放大器的第一栅极端可以耦合到所述RF信号输入端，并且所述第一放大器的第一漏极端可以耦合到所述第一调节元件的第一输入。所述第二分离器分支可以包括与所述半导体管芯一体地形成的第二放大器和第二调节元件。所述第二放大器的第二栅极端可以耦合到所述RF信号输入端，并且所述第二放大器的第二漏极端可以耦合到所述第二调节元件的第二输入。所述第一分离器分支具有至少基于所述第一放大器的第一相位延迟与所述第一调节元件的第二相位延迟的组合的第一组合相位延迟。所述第二分离器分支具有至少基于所述第二放大器的第三相位延迟与所述第二调节元件的第四相位延迟的组合的第二组合相位延迟。基于所述第一组合相位延迟基本上等于所述第二组合相位延迟，所述第一分离器分支与所述第二分离器分支基本上电隔离。在一个实施例中，当第一组合相位延迟与第二组合相位延迟之间的相位偏移为+/-10％或更低时，第一组合相位延迟可以基本上等于第二组合相位延迟。本公开设想了可以小于或大于+/-10％的其它相位偏移范围。在一个实施例中，第一分离器分支和第二分离器分支可以被配置成分离RF信号并在所述RF 信号施加到RF信号输入端处时根据可以对称或可以不对称的放大比率来放大所述RF信号的输入功率电平。

多路径放大器的实施例可以包括半导体衬底、第一分离器分支和第二分离器分支以及第一放大路径和第二放大路径。第一分离器分支可以包括一体地形成于半导体衬底上的第一前置驱动器放大器。第一前置驱动器放大器的第一栅极端可以耦合到RF信号输入端。第二分离器分支可以包括一体地形成于半导体衬底上的第二前置驱动器放大器。第二前置驱动器放大器的第二栅极端可以耦合到RF信号输入端。第一放大路径可以一体地形成于半导体衬底上，并且可以另外耦合到第一分离器分支的第一输出。第二放大路径可以一体地形成于半导体衬底上，并且可以耦合到第二分离器分支的第二输出。在一个实施例中，在RF信号施加到RF信号输入端处时，第一分离器分支可以提供RF信号的第一前置放大电平，以生成供应到第一放大路径的第一经放大信号。第二分离器分支可以提供RF信号的第二前置放大电平，以生成供应到第二放大路径的第二经放大信号。通过将第一分离器分支和第二分离器分支配置成具有近似的相位延迟，可以大幅度减少第一分离器分支与第二分离器分支之间的电耦合。在一个实施例中，当第一分离器分支与第二分离器分支之间的相位偏移为+/-10％或更低时，可以实现近似的相位延迟。本公开设想了可以小于或大于+/-10％的其它相位偏移范围。

在一个实施例中，功率分离器可以根据一种方法制造。所述方法可以包括在半导体衬底上形成第一分离器分支和第二分离器分支。第一分离器分支可以包括与半导体衬底一体地形成的第一放大器和第一调节元件。第一放大器的第一栅极端可以耦合到RF信号输入端，并且第一放大器的第一漏极端可以耦合到第一调节元件的第一输入。第二分离器分支可以包括与半导体衬底一体地形成的第二放大器和第二调节元件。所述第二放大器的第二栅极端可以耦合到所述RF信号输入端，并且所述第二放大器的第二漏极端可以耦合到所述第二调节元件的第二输入。基于第一分离器分支和第二分离器分支具有基本上类似的相位延迟，第一分离器分支与第二分离器分支基本上电隔离。在一个实施例中，当第一分离器分支与第二分离器分支之间的相位偏移为+/-10％或更低时，可以实现基本上类似的相位延迟。本公开设想了可以小于或大于+/-10％的其它相位偏移范围。

本文中包含的各个附图中示出的连接线旨在表示各个元件之间的示例性功能关系和/或物理耦合。应当注意的是，本主题的实施例中可以存在许多替代性或另外的功能关系或物理连接。另外，某些术语在本文中还可以仅供参考使用并且因此不旨在是限制性的，并且术语“第一”、 “第二”和其它此类提及结构的数值术语并不暗示序列或顺序，除非上下文明确指明。

如本文所使用的，“节点”是指存在给定信号、逻辑电平、电压、数据模式、电流或量的任何内部或外部参考点、连接点、结、信号线、导电元件等。此外，可以通过一个物理元件实现两个或更多个节点(并且可以多路复用、调制或以其它方式区分两个或更多个信号，即使是所述信号是在共同节点处接收到或输出的)。

前面的描述是指“连接”或“耦合”在一起的元件或节点或特征。如本文中所使用的，除非另外明确说明，否则“连接”意味着一个元件直接地并且不一定是机械地接合到另一个元件(或与另一个元件直接连通)。同样，除非另有明确说明，否则“耦合”意指一个元件直接或间接地并且不一定是机械地接合到另一个元件(或通过电气方式或其它方式与另一个元件直接或间接连通)。因此，尽管附图中所示的示意图描绘了元件的一种示例性布置，但是在所描绘主题的实施例中可以存在另外的中间元件、装置、特征或组件。

如本文所使用的，词语“示例性”和“例子”意指“充当例子、实例或说明”。在本文中被描述为示例性或例子的任何实施方案不一定被解释为是优选的或优于其它实施方案。此外，意图不在于受约束于先前的技术领域、背景技术或详细描述中呈现的任何所表示或所暗示的理论。

虽然前面的详细描述中已经呈现了至少一个示例性实施例，但是应理解的是，存在大量变体。还应理解的是，本文所描述的一个或多个示例性实施例不旨在以任何方式限制所要求保护的主题的范围、适用性或配置。相反，前面的详细描述将为本领域的技术人员提供用于实施一个或多个所描述实施例的便捷路线图。应当理解，在不脱离由权利要求限定的范围的情况下，可以对元件的功能和布置作出各种改变，所述改变包括在提交本专利申请时的已知的等效物和可预见的等效物。

Claims

1.一种多分支分离器，其特征在于，包括：

半导体管芯；

射频(RF)信号输入端；

其中所述第一分离器分支和所述第二分离器分支被配置成分离RF信号并在所述RF信号施加到所述RF信号输入端处时根据放大比率来放大所述RF信号的输入功率电平。

2.根据权利要求1所述的多分支分离器，其特征在于，另外包括隔离阻抗，其中所述隔离阻抗的第一端耦合到所述第一调节元件的第一输出端，其中所述隔离阻抗的第二端耦合到所述第二调节元件的第二输出端，并且其中所述隔离阻抗另外增加所述第一分离器分支与所述第二分离器分支之间的隔离。

3.根据权利要求1所述的多分支分离器，其特征在于，所述第一调节元件包括具有产生所述第二相位延迟的电长度的传输线。

4.根据权利要求3所述的多分支分离器，其特征在于，所述第二调节元件包括具有产生所述第四相位延迟的电长度的传输线。

5.根据权利要求1所述的多分支分离器，其特征在于，所述第一调节元件包括产生所述第二相位延迟的集总元件延迟电路。

6.根据权利要求5所述的多分支分离器，其特征在于，所述第二调节元件包括产生所述第四相位延迟的集总元件延迟电路。

7.根据权利要求1所述的多分支分离器，其特征在于，所述第一组合相位延迟基本上等于90度。

8.根据权利要求7所述的多分支分离器，其特征在于，所述第二组合相位延迟基本上等于90度。

9.一种多路径放大器，其特征在于，包括：

半导体衬底；

10.一种方法，其特征在于，包括：