CN113948397B - 一种自对准功率Trench MOSFET制作方法及其结构 - Google Patents
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Abstract
本发明首要解决的技术问题是提出一种新的自对准结构的功率Trench MOSFET，其Trench槽和接触孔(接触沟槽)由一张掩模版确定，能极大地缩小Trench Pitch的间距(即相邻Trench槽之间的间距)。
Description
技术领域
本发明涉及功率器件技术领域，尤其涉及到一种自对准功率Trench MOSFET制作方法及其结构。
背景技术
在功率器件的发展过程中，功率MOSFET一直扮演着非常重要的地位。从市场份额上看，以2006年为例，功率MOSFET几乎占到整个功率器件市场的26％，而功率MOSFET之所以发展如此迅速，原因如下：
(1)频率高：场效应晶体管作为一种多子器件，相比双极型功率器件，其频率有了很大提高，因此不仅在高频应用有了扩大，在缩小整机体积方面也起到关键的作用。
(2)驱动方便：场效应晶体管相比双极型功率器件，其控制方法由电流控制变为电压控制，可以直接用一些专用的高压集成电路作为驱动进行控制。
(3)通态电阻小：新一代的场效应晶体管的通态电阻不仅比PN结的正向好，甚至比过去认为的有着最低正向电阻之称得肖特基二极管还好。因而MOSFET不仅是一种快速开关器件，而且在一定的条件下还是一种最佳的整流元件。这些优点使MOSFET几乎进入功率转换的每一个领域。
(4)MOSFET新型器件的补充：以MOSFET为基础的新型器件，如IGBT，进一步扩大MOS型器件涌现。
功率MOSFET的发展过程基本上是在保留和发挥MOS器件本身特点的基础上，努力提高功率(即增大器件工作电压和电流)的过程。但是，由于没有类似双极器件少子注入产生的电导调制效应，随着器件击穿电压的增大(大于200V),其导通电阻也随着急剧增大，这极大地限制了功率MOS击穿电压的提高，同时也限制了它在高压系统中的使用。
功率MOSFET发展先后经历了LDMOS(横向平面双扩散)，VVMOS(V型槽)，UVMOS(U型槽)及平面VDMOS(纵向平面双扩槽)再到Trench栅(槽栅)等结构演化过程。其中，LDMOS结构简单，制作工艺也较为简单，但其主要缺点就是芯片面积的利用率不高，由于其扩散区和沟道区都在晶圆的表面形成，对晶圆面积造成严重的浪费，于是接下来VVMOS出现了，VVMOS可以将漏极做在晶圆背面，这样扩散区和沟道区都在竖直方向上，芯片集成度显著提高。但VVMOS的V型尖刺很容易造成电场线的集聚而使击穿电压降低，为了克服这种缺陷，UVMOS产生了，人们将栅极做成U型以防止电场的集聚，但由于晶向原因，使UVMOS在腐蚀工艺实现上较为困难，接下来人们干脆将栅极做成平的，也就出现了VDMOS，VDMOS是功率MOS结构上的一次重大变革，对功率MOSFET的发展起了关键性的推动作用。
VDMOSFET是采用自对准双扩散工艺，以多晶硅栅作为掩模，利用两次扩散的横向扩散差形成导电沟道，使器件耐压水平、可靠性和制作工艺方面前进了一大步。
器件漏源通态电阻Ron是器件单位面积开态时漏源之间的总电阻，它是决定器件最大额定电流和功率损耗的重要参数。由于VDMOS的诸多优点，早期低压的MOSFET大都是使用平面工艺，但是由于平面工艺MOSFET其本身体内JFET寄生电阻的限制，单个元胞的面积并不能减的很小，这样就使增加元胞密度变得很困难，限制了平面工艺MOSFET向进一步减小Ron的方向发展。这种情况下，为了进一步增加原胞密度，提高单位面积芯片沟道DSON的总宽度，1984年D.Ueda首次把Trench技术用于制造UMOS器件。由于Trench栅(UMOS)把沟道从水平变为垂直，彻底消除料平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，元胞尺寸缩小能够带来器件单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降等好处。Trench栅结构几乎完全消除了平面型VDMOS的弊端，在制作低压MOSFET领域得到了广泛的应用。各种Trench MOSFET结构也开始应运而生。
传统的功率Trench MOSFET，其Trench和接触孔需要两张掩模版光刻形成，由于两张掩模版之间需要一定的套刻间距，且受光刻本身最小间距的影响，使得Trench Pitch(相邻Trench之间的距离)不能做到最小。
现有技术中，专利CN101663760A，其工艺流程如下：
如图1，在外延区上淀积介质并光刻确定Gate极的位置；刻蚀Gate沟槽；去除外延区上的介质；栅氧化及淀积多晶硅；去除介质层的多晶硅，仅在Gate沟槽内形成凹陷的栅极区；淀积第二层介质；刻蚀第二层介质，使此介质仅嵌在栅极区凹陷部分的表面；以多晶硅上的第二层介质为Hardmask，刻蚀硅片表面，自对准制程以形成器件的Source区和接触孔；
在此专利中，槽里多晶硅上的第二层介质的上表面与硅片表面基本是平行的，见图示2A；用多晶硅表面的第二层介质层做Hardmask，Etchback刻蚀硅片的表面，使Source区域的硅片表面低于多晶硅上面的第二层介质层的表面；见图示2B。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
本发明首要解决的技术问题是提出一种新的自对准结构的功率Trench MOSFET，其Trench槽和接触孔(接触沟槽)由一张掩模版确定，能极大地缩小Trench Pitch的间距(即相邻Trench槽之间的间距)。为此，本申请提供了一种自对准功率Trench MOSFET的制备方法，包括如下步骤：
Step1：在衬底正上表面外延形成外延区；
Step2：在所述外延区的正上表面注入硼离子形成主体区；
Step3：在所述主体区的正上表面形成凹凸相间的晶圆凹凸层；
Step4：在所述主体区的正上表面淀积第一介质层，所述第一介质层覆盖所述晶圆凹凸层；
Step5：去除所述主体区的正上表面以上的所述第一介质层，仅保留填覆在所述晶圆凹凸层的凹槽内部分所述第一介质层；
Step6：以凹槽内部分所述第一介质层为掩模层，从所述晶圆凹凸层的凸起区域向下刻蚀形成沟槽，所述沟槽穿过所述主体区并刻蚀至所述外延区内；
Step7：对所述沟槽进行栅极氧化和掺杂多晶硅淀积填充形成栅极区；
Step8：刻蚀掉除所述沟槽以外的多晶硅并使得沟槽里的多晶硅表面低于第一介质层的表面；
Step9：淀积第二介质层完全覆盖所述所述沟槽内的多晶硅和所述第一介质层；
Step10：刻蚀掉所述第一介质层上的所述第二介质层，保留沟槽里多晶硅表面的第二介质层；
Step11：刻蚀掉第一介质层；
Step12:在主体区注入离子形成源极区；
Step13：淀积第三介质层并覆盖所述源极区和所述沟槽。
Step14：无掩模版刻蚀第三介质层并形成位于所述第二介质层两侧的侧墙；
Step15：于所述源极区刻蚀形成与所述主体区接触的接触沟槽；
Step16：所述接触沟槽内注入P+离子注入层与所述主体区形成欧姆接触；
Step17：于Step16所形成结构的整体上表面进行金属溅射或蒸发形成金属化层。
作为一较佳实施方式，所述衬底为重度掺杂N型半导体硅，所述外延区为轻度掺杂N型半导体硅。
作为一较佳实施方式，所述源极区为重度掺杂N型半导体硅。
作为一较佳实施方式，在Step3中，所述晶圆凹凸层的凹陷深度不超过所述主体区的深度。
作为一较佳实施方式，所述第一介质层、所述第二介质层被选自二氧化硅或者氮化硅；所述第一介质层和所述第二介质层被设定为不同材质种类。
作为一较佳实施方式，所述第三介质层被选自二氧化硅或者氮化硅。
作为一较佳实施方式，在step15中，该接触沟槽的深度要大于源极区的深度，直至达到源极区下面的主体区，但不能超过主体区。
本发明的旨在于提供一种自对准功率Trench MOSFET，其Trench槽和接触孔(接触沟槽)由一张掩模版确定，能极大地缩小Trench Pitch的间距(即相邻Trench槽之间的间距)。
附图说明
图1现有技术的结构截面图。
图2A为现有技术中一个步骤的结构结构图。
图2B为现有技术中另一个步骤的结构结构图。
图3为本发明Step1中形成的结构。
图4为本发明Step2中形成的结构。
图5为本发明Step3中形成的结构。
图6为本发明Step4中形成的结构。
图7为本发明Step5中形成的结构。
图8为本发明Step6中形成的结构。
图9为本发明Step7中形成的结构。
图10为本发明Step8中形成的结构。
图11为本发明Step9中形成的结构。
图12为本发明Step10中形成的结构。
图13为本发明Step11中形成的结构。
图14为本发明Step12中形成的结构。
图15为本发明Step13中形成的结构。
图16为本发明Step14中形成的结构。
图17为本发明Step15中形成的结构。
图18为本发明Step16中形成的结构
图19为本发明的结构图。
具体实施方式
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
注意，在使用到的情况下，进一步地、较优地、更进一步地和更优地是在前述实施例基础上进行另一实施例阐述的简单起头，该进一步地、较优地、更进一步地或更优地后带的内容与前述实施例的结合作为另一实施例的完整构成。在同一实施例后带的若干个进一步地、较优地、更进一步地或更优地设置之间可任意组合的组成又一实施例。
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
在下述文本描述中，P+、N+的+表示重掺杂，掺杂浓度高；P-、N-的-表示轻掺杂，掺杂浓度低。
请参阅图3，在step1中，在晶圆基片或者衬底上外延形成外延区，晶圆基片或者衬底采用的是重掺杂的N型半导体，因此将晶圆基片或者衬底表达为N+衬底11。外延区采用的是轻掺杂的N-外延区12，简称N-EPI。
请参阅图4，在step2中，在N-外延区12的表面进行硼离子掺杂注入形成主体区，即P Body区13。
请参阅图5，在step3中，P Body区13晶圆通过涂胶/曝光/显影/刻蚀形成凹凸相间的晶圆层，被表达为晶圆凹凸区。该晶圆凹凸区的凹槽132深度不能超过P Body区13的深度。这是唯一一次需要光刻制程的工序。
请参阅图6，在step4中，在晶圆凹凸区上表面淀积形成第一介质层14，此第一介质层14要完整覆盖P Body区13上的晶圆凹凸区。该第一介质层14为氧化物或者氮化物。进一步的，此第一介质层14为二氧化硅或者氮化硅。
请参阅图7，在step5中，通过无掩模版刻蚀(Etch Back)或者化学机械抛光(CMP)的方式，去除P Body层的正上表面以上的第一介质层14，仅保留填覆在所述晶圆凹凸区中凹槽132内部分第一介质层14，即将第一介质层14保留在晶圆凹凸区的凹槽132里。
请参阅图8，在step6中，以第一介质层14为硬性掩膜(Hard Mask)进行干法刻蚀，从晶圆凹凸层的凸起131向下刻蚀形成Trench槽15(即沟槽)，所述Trench槽15穿过所述PBody区13并刻蚀至所述N-外延区12内，该Trench槽15的深度大程度上取决于P Body区13的深度。
请参阅图9，在step7中，对所述Trench槽15进行栅极氧化17和掺杂多晶硅16淀积填充形成栅极，使多晶硅16填充所述Trench槽15，并且多晶硅16要覆盖晶圆凹凸区上凹槽132部分的第一介质层14。具体的，在多晶硅16与Trench槽15之间形成一栅极绝缘区17，栅极绝缘区17包覆Trench槽15的底部和四周槽壁。
请参阅图10，在step8中，无掩模版刻蚀(Etch back)刻蚀掉除Trench槽15内以外部分的多晶硅16，确保多晶硅16完全嵌入在Trench槽15内，使得多晶硅16的表面低于第一介质层14的表面。
请参阅图11，在step9中，在step8中形成的晶圆结构基础上淀积第二介质层18进行完全覆盖。如图所示，第二介质层18完全覆盖第一介质层14和Trench槽15。该第二介质层18为氧化物或者氮化物。进一步的，此第二介质层18为二氧化硅或者氮化硅。同一实施方式内，第一介质层14和第二介质层18的材质种类不同。
请参阅图12，在step10中，通过无掩模版刻蚀(Etch back)刻蚀掉第一介质层14上的第二介质层18，仅保留Trench槽15上的第二介质层18，Trench槽15上的第二介质层18表面与第一介质层14表面平行或低于第一介质层14的表面。
请参阅图13，在step11中，刻蚀掉第一介质层14，将所述P Body区13的硅完全露出来。
请参阅图14，在step12中，在主体区，即P Body区13中重度掺杂注入N型离子形成N+Source区19，也就是源极区。
请参阅图15，在step13中，淀积第三介质层20，该第三介质层20覆盖在step12中形成的晶圆结构，即覆盖N+Source区19、第二介质层18。该第三介质层20为氧化物或者氮化物。进一步的，此第三介质层20为二氧化硅或者氮化硅。
请参阅图16，在step14中，无掩模版刻蚀(Etch back)刻蚀第三介质层20在第二介质层18的侧壁形成侧墙201(Spacer)。
请参阅图17，在step15中，用第二层介质层侧墙201作为掩膜层，在N+Source区19向下通过干法刻蚀形成一个接触沟槽，该接触沟槽的深度要大于N+Source区19的深度，直至达到N+Source区19下面的P Body区13，但不能超过P Body区13，因为其目的是实现与PBody区13的欧姆接触。
请参阅图18，在step16中，在接触沟槽中注入硼离子，其注入掺杂程度为重度掺杂，形成P Body区13的欧姆接触区域21。
请参阅图19，在step17中，在step16中形成的晶圆结构上进行金属溅射或蒸发形成金属化层22，这样就将所有的N+区域连接起来了，金属化层22形成一个接触层/接触点，即源极接点。
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
Claims (8)
1.一种自对准功率Trench MOSFET制作方法，其特征在于，包括如下步骤：Step1：在衬底正上表面外延形成外延区；
Step1：在衬底正上表面外延形成外延区；
Step2：在所述外延区的正上表面注入硼离子形成主体区；
Step3：在所述主体区的正上表面形成凹凸相间的晶圆凹凸层；
Step4：在所述主体区的正上表面淀积第一介质层，所述第一介质层覆盖所述晶圆凹凸层；Step5：去除所述主体区的正上表面以上的所述第一介质层，仅保留填覆在所述晶圆凹凸层的凹槽内部分所述第一介质层；
Step6：以凹槽内部分所述第一介质层为掩模层，从所述晶圆凹凸层的凸起区域向下刻蚀形成沟槽，所述沟槽穿过所述主体区并刻蚀至所述外延区内；
Step7：对所述沟槽进行栅极氧化和掺杂多晶硅淀积填充形成栅极区，在多晶硅与Trench槽之间形成一栅极绝缘区，栅极绝缘区包覆Trench槽的底部和四周槽壁；
Step8：刻蚀掉除所述沟槽以外的多晶硅并使得沟槽里的多晶硅表面低于第一介质层的表面；Step9：淀积第二介质层完全覆盖所述沟槽内的多晶硅和所述第一介质层；
Step10：刻蚀掉所述第一介质层上的所述第二介质层，保留沟槽里多晶硅表面的第二介质层；Step11：刻蚀掉第一介质层；
Step12:在主体区注入离子形成源极区；
Step13：淀积第三介质层并覆盖所述源极区和所述沟槽；
Step14：无掩模版刻蚀第三介质层并形成位于所述第二介质层两侧的侧墙；
Step15：于所述源极区刻蚀形成与所述主体区接触的接触沟槽；
Step16：所述接触沟槽内注入P+离子注入层与所述主体区形成欧姆接触；
Step17：于Step16所形成结构的整体上表面进行金属溅射或蒸发形成金属化层。
2.如权利要求1所述的制作方法，其特征在于，所述衬底为重度掺杂N型半导体硅，所述外延区为轻度掺杂N型半导体硅。
3.如权利要求1所述的制作方法，其特征在于，所述源极区为重度掺杂N型半导体硅。
4.如权利要求1所述的制作方法，其特征在于，在Step3中，所述晶圆凹凸层的凹陷深度不超过所述主体区的深度。
5.如权利要求1所述的制作方法，其特征在于，所述第一介质层、所述第二介质层被选自二氧化硅或者氮化硅；所述第一介质层和所述第二介质层被设定为不同材质种类。
6.如权利要求1所述的制作方法，其特征在于，所述第三介质层被选自二氧化硅或者氮化硅。
7.如权利要求1所述的制作方法，其特征在于，在step15中，该接触沟槽的深度要大于源极区的深度，直至达到源极区下面的主体区，但不能超过主体区。
8.一种如权利要求1～7所述的制作方法所制备的自对准功率Trench MOSFET。
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| CN110416211A (zh) * | 2019-07-24 | 2019-11-05 | 上海朕芯微电子科技有限公司 | 一种超自对准功率Trench MOSFET制作方法及结构 |
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Non-Patent Citations (1)
| Title |
|---|
| IGBT全自对准栅挖槽工艺研究;袁寿财,汪李明,祝咏晨;微电子学(02);全文 * |
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