CN113937166B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中结构包括：基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上的第二区；位于第一区鳍部表面的第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；位于第二区鳍部表面的第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同，位于第一区的第一界面层和位于第二区的第二界面层，能够平衡鳍部顶部上的栅极层和鳍部侧壁的栅极层的阈值电压之间的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着半导体结构尺寸的减小，半导体结构中器件的沟道随之缩短。由于沟道缩短，缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有的鳍式场效应晶体管的性能仍有待提高，尤其是鳍部表面的Vt均匀性的问题。通常情况下鳍部顶角处的Vt相比于鳍部侧壁处的Vt低，这导致器件在关闭状态时，顶角处的漏电占到总漏电的相当一部分。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，依靠偶极子调节Vt的方法，调节鳍部顶角处的Vt与鳍部侧壁处相当，以提高形成的半导体结构的性能。
本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上的第二区；位于第一区鳍部表面的第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；位于第二区鳍部表面的第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同。
可选的，所述第一区和第二区的比例关系范围为10:1至3:1。
可选的，所述第一浓度大于所述第二浓度。
可选的，所述第一浓度小于所述第二浓度。
可选的，所述第一界面层包括第一栅极界面层；所述第二界面层包括第二栅极界面层。
可选的，所述第一栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合；所述第二栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合。
可选的，所述第一界面层包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层；所述第二界面层包括第二栅极界面层和位于所述第二栅极界面层表面的第二栅极介质层。
可选的，所述第一栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第一栅极介质层的材料包括：高K介质材料；所述第二栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第二栅极介质层的材料包括：高K介质材料。
可选的，所述第一界面层和第二界面层为N型，所述极化原子包括：镧、钆、钇、钛酸锶、镁或者钡；所述第一界面层和第二界面层为P型，所述极化原子型包括：铝或者铌。
可选的，所述鳍部还包括：位于第一区底部的第三区；所述半导体结构还包括：位于基底上的隔离结构，所述隔离结构覆盖所述第三区鳍部的部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述第一界面层位于所述隔离结构上。
可选的，还包括：位于所述第一栅极界面层和第二栅极界面层表面的栅介质层；位于所述栅介质层表面的功函数层；位于所述功函数层表面的栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
可选的，还包括：位于所述第一栅极介质层和第二栅极介质层表面的功函数层；位于所述功函数层表面的栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上的第二区；在所述第一区鳍部表面形成第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；在所述第二区鳍部表面形成第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同。
可选的，所述第一界面层和第二界面层的形成方法包括：在所述第一区和第二区鳍部表面形成初始界面层；在所述初始界面层表面形成极化材料层，所述极化材料层内具有极化原子；对所述极化材料层进行热处理，使极化材料层内的极化原子进入初始界面层内，在所述第一区鳍部表面形成第一界面层，在所述第二区鳍部表面形成第二界面层；形成所述第一界面层和第二界面层之后，去除所述极化材料层。
可选的，还包括：在形成所述初始界面层之后，形成所述极化材料层之前，在所述初始界面层表面形成缓冲层；在所述缓冲层表面形成所述极化材料层；形成所述第一界面层和第二界面之后，去除所述极化材料层和缓冲层。
可选的，所述第一区表面的缓冲层具有第一厚度，所述第二区表面的缓冲层具有第二厚度，所述第一厚度和第二厚度不同，且所述第一区表面的极化材料层的厚度和所述第二区表面的极化材料层的厚度相同。
可选的，所述第二厚度大于第一厚度；所述缓冲层的形成工艺包括：物理气相沉积工艺或化学气相沉积工艺。
可选的，所述极化材料层的形成工艺为原子层沉积工艺。
可选的，所述第一区表面的缓冲层的厚度和所述第二区表面的缓冲层厚度相同，所述第一区表面的极化材料层具有第三厚度，所述第二区表面的极化材料层具有第四厚度，且所述第三厚度和第四厚度不同。
可选的，形成所述缓冲层的工艺为原子层沉积工艺。
可选的，所述极化材料层的形成方法包括：在所述缓冲层表面形成初始极化材料层；刻蚀所述初始极化材料层，形成所述极化材料层。
可选的，所述初始极化材料层的形成工艺为原子层沉积工艺。
可选的，刻蚀所述初始极化材料层的工艺包括：各向同性刻蚀。
可选的，所述热处理包括退火工艺；所述退火工艺的参数包括：500摄氏度至1500摄氏度。
可选的，所述第一界面层和第二界面层为N型，所述极化材料层的材料包括氧化镧、氧化钆、氧化钇、钛酸锶、氧化镁或者氧化钡；所述第一界面层和第二界面层为P型，所述极化材料层的材料包括：氧化铝或者氧化铌。
可选的，所述初始界面层包括：栅极界面材料膜，所述第一界面层包括：第一栅极界面层，所述第二界面层包括：第二栅极界面层；所述半导体结构的形成方法还包括：在所述第一栅极界面层和第二栅极界面层表面形成栅介质层；在所述栅介质层表面形成功函数层；在所述功函数层表面形成栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
可选的，所述初始界面层包括：栅极界面材料膜和位于栅极界面材料膜表面的栅极介质材料膜，所述第一界面层包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层，所述第二界面层包括：第一栅极界面层和位于第二栅极界面层表面的第二栅极介质层；所述半导体结构的形成方法还包括：在所述第一栅极介质层和第二栅极介质层表面形成功函数层；在所述功函数层表面形成栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
可选的，所述鳍部还包括：位于第一区底部的第三区；所述半导体结构的形成方法还包括：形成第一界面层和第二界面层之前，在所述基底上形成隔离结构，所述隔离结构覆盖所述第三区鳍部的部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述第一界面层位于所述隔离结构上。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，由于极化原子能够调整阈值电压，且位于第一区鳍部表面的第一界面层内的极化原子具有第一浓度，位于第二区鳍部表面的第二界面层内的极化原子具有第二浓度，因此，第一界面层和第二界面层调整阈值电压的效果不同。并且，第二区位于第一区上，位于第一区的第一界面层和位于第二区的第二界面层，能够平衡由于鳍部顶角处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
进一步，所述第一界面层为多层结构，包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层，所述第二界面层为多层结构，包括：第二栅极界面层和位于第二栅极界面层表面的第二栅极介质层。所述第一栅极界面层和第一栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压，同理，第二栅极界面层和第二栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压。进而，所述第一界面层和第二界面层能够起到充分调整阈值电压的效果，从而能够充分平衡由于鳍部顶角处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，通过在第一区鳍部表面形成第一界面层，所述第一界面层内的极化原子具有第一浓度，在第二区鳍部表面形成第二界面层，所述第二界面层内极化原子具有第二浓度，由于极化原子能够调整阈值电压，使得所述第一界面层和第二界面层调整阈值电压的效果不同。并且，第二区位于第一区上，位于第一区的第一界面层和位于第二区的第二界面层，能够平衡由于鳍部顶角处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
进一步，所述初始界面层包括：栅极界面材料膜和位于栅极界面材料膜表面的栅极介质材料膜，使得形成的第一界面层和第二界面层为多层结构，所述第一界面层包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层，所述第二界面层包括：第二栅极界面层和位于第二栅极界面层表面的第二栅极介质层。所述第一栅极界面层和第一栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压，同理，第二栅极界面层和第二栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压。进而，所述第一界面层和第二界面层能够起到充分调整阈值电压的效果，从而能够充分平衡由于鳍部顶角处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
进一步，由于所述第一区表面的缓冲层具有第一厚度，所述第二区表面的缓冲层具有第二厚度，所述第一厚度和第二厚度不同，在后续热处理过程中，所述第一区和第二区的缓冲层对极化原子的扩散的阻挡作用不同。并且，所述第一区表面的极化材料层的厚度和所述第二区表面的极化材料层的厚度相同，所述热处理之后，进入第一区的极化原子的数量与进入第二区的极化原子的数量不同，使得第一区的第一界面层的极化原子的浓度与第二区的第二界面层的极化原子的浓度不同，进而第一界面层和第二界面层调整阈值电压的效果不同。
进一步，通过刻蚀厚度均一性较好的初始极化材料层，形成极化材料层，且第一区的极化材料层的厚度和第二区的极化材料层的厚度不同。同时，缓冲层的厚度均一性较好，对极化原子的阻挡作用较一致。所述热处理，进入第一区的初始界面层的数量与进入第二区的极化原子的数量不同，使得第一区的第一界面层的极化原子的浓度与第二区的第二界面层的极化原子的浓度不同，进而第一界面层和第二界面层调整阈值电压的效果不同。
附图说明
图1是一种半导体结构的结构示意图；
图2至图8是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；
图9至图13是本发明另一实施例的半导体结构的形成过程的结构示意图。
具体实施方式
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1是一种半导体结构的结构示意图。
请参考图1，半导体结构包括：基底100，所述基底100上具有鳍部110，所述鳍部110包括相邻的第一区I和第二区II，且所述第二区II位于所述第一区I上；位于所述基底100上的隔离层101，所述隔离层101覆盖所述鳍部110部分侧壁表面；位于隔离层101上横跨所述鳍部110表面的栅极结构120，所述栅极结构120覆盖部分鳍部110的顶部表面和侧壁表面。
上述结构中，所述栅极结构120能够控制沟道的开启，当施加于栅极结构120上的电压大于器件的阈值电压时，与栅极结构120底部相接触的鳍部110内的沟道开启，产生电流。
然而，由于受到鳍部110顶部和侧壁的顶角处a的影响，导致栅极结构120的第二区II和栅极结构120的第一区I的等效电场强度不同，使得第一区I的栅极结构120的开启特性和第二区II的栅极结构120的开启特性不同，即，位于鳍部110顶部的栅极结构120和位于鳍部110侧壁的栅极结构120开启特性不同，容易导致在顶角处a产生寄生电流。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上的第二区；在所述第一区鳍部表面形成第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；在所述第二区鳍部表面形成第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同，位于第一区的第一界面层和位于第二区的第二界面层，能够平衡鳍部顶部上的栅极层和鳍部侧壁的栅极层的阈值电压之间的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供基底200，所述基底200上具有鳍部210，所述鳍部210包括第一区I以及位于第一区I上的第二区II。
在本实施例中，所述鳍部210还包括：位于第二区I底部的第三区III。
所述鳍部210的形成方法包括：在所述基底200上形成鳍部材料膜(图中未示出)；在所述鳍部材料膜表面形成图形化层(图中未示出)；以所述图形化层为掩膜，刻蚀所述鳍部材料膜，形成鳍部210。
在本实施例中，所述基底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述鳍部210的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述鳍部210的顶角处b为虚线圈出。
请参考图3，在所述基底200上形成隔离结构212，所述隔离结构212覆盖所述第三区III鳍部210的部分侧壁表面，且所述隔离结构211的顶部表面低于所述鳍部210的顶部表面。
所述隔离结构212用于实现不同半导体器件之间的电绝缘。
所述隔离结构212的形成方法包括：在所述基底200上形成初始隔离材料膜(未图示)，所述初始隔离材料膜覆盖所述鳍部210；对所述初始隔离材料膜进行平坦化处理，直至暴露出所述鳍部210的顶部表面为止；在所述平坦化处理之后，去除部分所述初始隔离结构，形成所述隔离结构211。
所述隔离结构212的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。
接着，在所述第一区I鳍部210表面形成第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；在所述第二区II鳍部210表面形成第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同，具体形成所述第一界面层和第二界面层的过程请参考图4至图7。
请参考图4，在所述第一区I和第二区II鳍部210表面形成初始界面层220。
所述初始界面层220为后续形成第一界面层和第二界面层提供材料。
在本实施例中，所述初始界面层220包括：栅极界面材料膜，所述初始界面层220为单层结构。
在本实施例中，所述栅极界面材料膜的材料为氧化硅，所述栅极界面材料膜的形成工艺为热氧化工艺。在其他实施例中，所述栅极界面材料膜的材料为氮氧化硅或者氧化硅和氮氧化硅。
在其他实施例中，所述初始界面层为多层结构。
请参考图5，在所述初始界面层220表面形成缓冲层230。
所述缓冲层230能够在后续热处理过程中，对极化原子进入缓冲层230覆盖的初始界面层220起到阻挡作用，且极化原子穿过缓冲层230到达初始界面层220的原子量与所述缓冲层230的厚度成反比。
所述第一区I表面的缓冲层230具有第一厚度T1，所述第二区II表面的缓冲层230具有第二厚度T2，所述第一厚度T1和第二厚度T2不同。
需要说明的是，所述第二区II表面的缓冲层230的第二厚度T2指的是，沿基底200法线方向上，位于第二区II鳍部210顶部表面的缓冲层230的尺寸。
需要说明的是，所述第一区I表面的缓冲层230的第一厚度T1指的是，沿垂直于鳍部210侧壁方向上，位于第一区I鳍部210侧壁表面的缓冲层230的尺寸。
在本实施例中，所述第二厚度T2大于第一厚度T1，所述缓冲层230的形成工艺包括物理气相沉积工艺或者化学气相沉积工艺。
所述缓冲层230的材料包括：氮化钛、氧化铝、氮化铝或者氮化钽中的一种或者多种组合。
在其他实施例中，所述第二厚度小于第一厚度。
在本实施例中，所述缓冲层230还位于隔离结构212顶部表面。
由于所述第一区I表面的缓冲层230具有第一厚度T1，所述第二区II表面的缓冲层230具有第二厚度T2，所述第一厚度T1和第二厚度T2不同，在后续热处理过程中，所述第一区I和第二区II的缓冲层230对极化原子的扩散的阻挡作用不同。
请参考图6，在所述缓冲层230表面形成所述极化材料层240。
在本实施例中，所述第一区I表面的极化材料层240的厚度和所述第二区II表面的极化材料层240的厚度相同。
所述极化材料层240的形成工艺为原子层沉积工艺。
采用原子层沉积工艺，有利于形成厚度均一性较好的极化材料层240。
由于所述第一区I表面的缓冲层230和所述第二区II表面的缓冲层230具有不同厚度，在后续热处理过程中，所述第一区I和第二区II的缓冲层230对极化原子的扩散的阻挡作用不同，同时，所述第一区I表面的极化材料层240的厚度和所述第二区II表面的极化材料层240的厚度相同，使得热处理之后，进入第一区I的初始界面层240的极化原子的数量与进入第二区II的初始界面层220的极化原子的数量不同。
当后续所要形成的第一界面层和第二界面层为N型时，所述极化材料层240的材料包括：氧化镧、氧化钆、氧化钇、钛酸锶(STO)、氧化镁或者氧化钡。
在本实施例中，所述极化材料层240的材料为氧化镧。
当后续所要形成的第一界面层和第二界面层为P型，所述极化材料层240的材料包括：氧化铝或者氧化铌。
在其他实施例中，还可以在所述极化材料层表面形成保护层。
请参考图7，对所述极化材料层240进行热处理，使极化材料层240内的极化原子进入初始界面层220内，在所述第一区I鳍部210表面形成第一界面层251，在所述第二区II鳍部210表面形成第二界面层252。
所述热处理包括退火工艺；所述退火工艺的参数包括：退火温度范围为500摄氏度至1500摄氏度。
选择所述退火温度的意义在于，若所述退火温度大于1500摄氏度，则容易对半导体结构内的功能器件造成高温损伤；若所述退火温度小于500摄氏度，则无法充分驱动极化材料层240内的极化原子进入初始界面层220内。由于所述第一区I表面的缓冲层230和所述第二区II表面的缓冲层230具有不同厚度，并且，所述第一区I表面的极化材料层240的厚度和所述第二区II表面的极化材料层240的厚度相同，使得所述热处理之后，进入第一区I的极化原子的数量与进入第二区II的极化原子的数量不同，从而第一区I的第一界面层251的极化原子的浓度与第二区II的第二界面层252的极化原子的浓度不同。
在本实施例中，所述第一浓度大于第二浓度。
通过热处理之后，在第一区I鳍部210表面形成第一界面层251，所述第一界面层251内的极化原子具有第一浓度，在第二区II鳍部210表面形成第二界面层252，所述第二界面层252内极化原子具有第二浓度，由于极化原子能够调整阈值电压，使得所述第一界面层251和第二界面层252调整阈值电压的效果不同。并且，第二区II位于第一区I上，位于第一区I的第一界面层251和位于第二区II的第二界面层252，能够平衡由于鳍部210顶角处b导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
需要说明的是，在本实施例中，所述初始界面层220为单层结构，形成的所述第一界面层251和第二界面层252均为单层结构，所述第一界面层251为包括：第一栅极界面层，所述第二界面层252包括：第二栅极界面层。
请参考图8，形成所述第一界面层251和第二界面层252之后，去除所述极化材料层240。
在本实施例中，形成所述第一界面层251和第二界面层252之后，去除所述极化材料层240和缓冲层230。
在本实施例中，所述半导体结构的形成方法还包括：去除所述极化材料层240之后，在所述第一界面层251和第二界面层252表面形成栅介质层(图中未示出)；在所述栅介质层表面形成功函数层(图中未示出)；在所述功函数层(图中未示出)表面形成栅极层(图中未示出)，且所述栅极层的顶部表面高于所述鳍部210的顶部表面。
具体的，在所述第一栅极界面层和第二栅极界面层表面形成所述栅介质层。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图8，包括：基底200，所述基底200上具有鳍部210，所述鳍部210包括第一区I以及位于第一区I上的第二区II；位于第一区I鳍部210表面的第一界面层251，所述第一界面层251内掺杂有极化原子，且所述极化原子具有第一浓度；位于第二区II鳍部210表面的第二界面层252，所述第二界面层252内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同。
由于极化原子能够调整阈值电压，且位于第一区I鳍部210表面的第一界面层251内的极化原子具有第一浓度，位于第二区II鳍部210表面的第二界面层252内的极化原子具有第二浓度，因此，第一界面层251和第二界面层252调整阈值电压的效果不同。并且，第二区II位于第一区I上，位于第一区I的第一界面层251和位于第二区II的第二界面层252，能够平衡由于鳍部210顶角b处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部210顶部部分与位于鳍部210侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
以下结合附图进行详细说明。
在本实施例中，所述鳍部210还包括：位于第一区II底部的第三区III；所述半导体结构还包括：位于基底200上的隔离结构212，所述隔离结构212覆盖所述第三区III鳍部210的部分侧壁表面，且所述隔离结构212的顶部表面低于所述鳍部210的顶部表面；所述第一界面层251位于所述隔离结构212上。
所述第一区I和第二区II的比例关系范围为10:1至3:1。
在本实施例中，所述第一浓度大于所述第二浓度。
在其他实施例中，所述第一浓度小于所述第二浓度。
在本实施例中，所述第一界面层251包括第一栅极界面层；所述第二界面层252包括第二栅极界面层。
所述第一栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合；所述第二栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合。
所述第一界面层251和第二界面层252为N型，所述极化原子包括：镧、钆、钇、钛酸锶(STO)、镁或者钡；所述第一界面251层和第二界面层252为P型，所述极化原子型包括：铝或者铌。
在本实施例中，所述半导体结构还包括：位于所述第一栅极界面层和第二栅极界面层表面的栅介质层(图中未示出)；位于所述栅介质层表面的功函数层(图中未示出)；位于所述功函数层表面的栅极层(图中未示出)，且所述栅极层的顶部表面高于所述鳍部210的顶部表面。
图9至图13是本发明另一实施例的半导体结构的形成过程的结构示意图。本实施例和上述实施例的不同点在于初始界面层的结构不同，因此本实施例在上述实施例的基础上继续对半导体结构的形成过程进行说明。请在图3的基础上继续参考图9。
请参考图9，在所述第一区I和第二区II鳍部210表面形成初始界面层。
所述初始界面层为后续形成第一界面层和第二界面层提供材料。
在本实施例中，所述初始界面层包括：栅极界面材料膜321和位于栅极界面材料膜321表面的栅极介质材料膜322，所述初始界面层为多层结构。
具体的，所述栅极界面材料膜321位于所述第一区I和第二区II鳍部210的表面，所述栅极介质材料膜322位于所述栅极界面材料膜321和隔离结构212顶部表面。
在本实施例中，所述栅极界面材料膜321的材料为氧化硅，形成所述栅极界面材料膜321的工艺包括：热氧化工艺。
在本实施例中，所述栅极介质材料膜322的材料为高K介质材料，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；形成所述栅极介质材料膜322的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
请参考图10，在所述初始界面层表面形成缓冲层330。
具体的，所述缓冲层330位于所述初始界面层中的栅极介质材料膜322表面。
所述第一区I表面的缓冲层330的厚度和所述第二区II表面的缓冲层330厚度相同。
所述第一区I表面的缓冲层330的厚度和所述第二区II表面的缓冲层330厚度相同，在后续热处理过程中，所述第一区I和第二区II的缓冲层230对极化原子的扩散的阻挡作用相同。
在本实施例中，所述缓冲层330的形成工艺为原子层沉积工艺。
采用所述原子层沉积工艺，有利于形成厚度均一性较好的缓冲层330，从而后续热处理过程中，对极化原子的阻挡作用较一致。
在其他实施例中，还可以不形成所述缓冲层。
请参考图11，在所述缓冲层330表面形成所述极化材料层340。
在本实施例中，所述第一区I表面的极化材料层340的厚度和所述第二区II表面的极化材料层340的厚度不同。
具体的，所述第一区I表面的极化材料层340具有第三厚度T3，所述第二区II表面的极化材料层340具有第四厚度T4，且所述第三厚度T3和第四厚度T4不同。
在本实施例中，所述第三厚度T3大于所述第四厚度T4。
需要说明的是，所述第一区I表面的极化材料层340的第一厚度T3指的是，沿垂直于鳍部210侧壁方向上，位于第一区I鳍部210侧壁表面的极化材料层340的尺寸。
需要说明的是，所述第二区II表面的极化材料层340的第三厚度T4指的是，沿基底200法线方向上，位于第二区II鳍部210顶部表面的极化材料层340的尺寸。
所述极化材料层340的形成方法包括：在所述缓冲层330表面形成初始极化材料层(图中未示出)；刻蚀所述初始极化材料层，形成所述极化材料层340。
通过刻蚀厚度均一性较好的初始极化材料层，形成极化材料层340，且第一区I的极化材料层340的厚度和第二区II的极化材料层340的厚度不同。
所述初始极化材料层的形成工艺为原子层沉积工艺，所述初始极化材料层的厚度较一致。
刻蚀所述初始极化材料层的工艺包括：各向同性刻蚀。
在本实施例中，通过刻蚀厚度均一性较好的初始极化材料层的过程中，由于所述各向同性刻蚀工艺对位于缓冲层330顶部表面的刻蚀速率大于，对位于缓冲层330侧壁表面的初始极化材料层的刻蚀速率，使形成的第一区I的极化材料层340的第三厚度T3大于第二区II的极化材料层340的第四厚度T4。
在其他实施例中，所述第三厚度小于所述第四厚度。
所述极化材料层340的材料和上述实施例中的极化材料层240的材料相同，在此不再赘述。
由于所述第一区I表面的缓冲层330和所述第二区II表面的缓冲层330具有相同厚度，在后续热处理过程中，所述第一区I和第二区II的缓冲层230对极化原子的扩散的阻挡作用相同，同时，所述第一区I表面的极化材料层340的厚度和所述第二区II表面的极化材料层340的厚度不同，使得热处理之后，进入第一区I的初始界面层的极化原子的数量与进入第二区II的初始界面层的极化原子的数量不同。
在其他实施例中，还可以在所述极化材料层表面形成保护层。
请参考图12，对所述极化材料层340进行热处理，使极化材料层340内的极化原子进入初始界面层内，在所述第一区I鳍部210表面形成第一界面层，在所述第二区II鳍部210表面形成第二界面层。
所述热处理包括退火工艺。
所述热处理和上述实施例中的热处理的工艺参数相同，在此不再赘述。
在本实施例中，所述初始掺杂界面层为多层结构，相应的，形成的第一界面层和第二界面层为多层结构，所述第一界面层包括：第一栅极界面层361和位于所述第一栅极界面层361表面的第一栅极介质层362；包括：第二栅极界面层363和位于所述第二栅极界面层363表面的第二栅极介质层364。
由于所述第一区I表面的缓冲层330和所述第二区II表面的缓冲层330具有相同厚度，并且，所述第一区I表面的极化材料层340的厚度和所述第二区II表面的极化材料层340的厚度不同，使得所述热处理之后，进入第一区I的极化原子的数量与进入第二区II的极化原子的数量不同，从而第一区I的第一界面层的极化原子的浓度与第二区II的第二界面层的极化原子的浓度不同。
在本实施例中，所述第一浓度大于第二浓度。
通过热处理之后，在第一区I鳍部210表面形成第一界面层，所述第一界面层内的极化原子具有第一浓度，在第二区II鳍部210表面形成第二界面层252，所述第二界面层252内极化原子具有第二浓度，由于极化原子能够调整阈值电压，使得所述第一界面层251和第二界面层252调整阈值电压的效果不同。并且，第二区II位于第一区I上，位于第一区I的第一界面层251和位于第二区II的第二界面层252，能够平衡由于鳍部210顶角处b导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
所述第一界面层为多层结构，包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层，所述第二界面层为多层结构，包括：第二栅极界面层和位于第二栅极界面层表面的第二栅极介质层。所述第一栅极界面层和第一栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压，同理，第二栅极界面层和第二栅极介质层内均掺杂有极化原子，从而共同用于调整阈值电压。进而，所述第一界面层和第二界面层能够起到充分调整阈值电压的效果，从而能够充分平衡由于鳍部顶角处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
请参考图13，形成所述第一界面层和第二界面层之后，去除所述极化材料层340。
在本实施例中，形成所述第一界面层和第二界面层之后，去除所述极化材料层340和缓冲层330。
在本实施例中，所述半导体结构的形成方法还包括：去除所述极化材料层340之后，在所述第一界面层和第二界面层表面形成功函数层(图中未示出)；在所述功函数层(图中未示出)表面形成栅极层(图中未示出)，且所述栅极层的顶部表面高于所述鳍部210的顶部表面。
具体的，在所述第一界面层中的第一栅极界面层表面以及第二界面层中的第二栅极界面层表面形成所述栅介质层。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200上具有鳍部210，所述鳍部210包括第一区I以及位于第一区I上的第二区II；位于第一区I鳍部210表面的第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；位于第二区II鳍部210表面的第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同。
以下结合附图进行详细说明。
在本实施例中，所述鳍部210还包括：位于第一区II底部的第三区III；所述半导体结构还包括：位于基底200上的隔离结构212，所述隔离结构212覆盖所述第三区III鳍部210的部分侧壁表面，且所述隔离结构212的顶部表面低于所述鳍部210的顶部表面；所述第一界面层位于所述隔离结构212上。
所述第一区I和第二区II的比例关系范围为10:1至3:1。
在本实施例中，所述第一浓度大于所述第二浓度。
在其他实施例中，所述第一浓度小于所述第二浓度。
在本实施例中，所述第一界面层包括：第一栅极界面层361和位于第一栅极界面层361表面的第一栅极介质层362；所述第二界面层包括：第二栅极界面:363和位于所述第二栅极界面层363表面的第二栅极介质层364。
所述第一栅极界面层361的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第一栅极介质层362的材料包括：高K介质材料；所述第二栅极界面层363的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第二栅极介质层364的材料包括：高K介质材料。
在本实施例中，所述第一界面层和第二界面层为多层结构，所述第一栅极界面层361和第一栅极介质层362内均掺杂有极化原子，从而共同用于调整阈值电压，同理，第二栅极界面层363和第二栅极介质层364内均掺杂有极化原子，从而共同用于调整阈值电压。进而，所述第一界面层和第二界面层能够起到充分调整阈值电压的效果，从而能够充分平衡由于鳍部210顶角a处导致的栅极结构的阈值电压的差异，使得最终形成的栅极结构的位于鳍部210顶部部分与位于鳍部210侧壁部分的阈值电压的差异缩小，从而提高形成的半导体结构的性能。
所述第一界面层和第二界面层为N型，所述极化原子包括：镧、钆、钇、钛酸锶(STO)、镁或者钡；所述第一界面层和第二界面层为P型，所述极化原子型包括：铝或者铌。
在本实施例中，所述半导体结构还包括：位于所述第一栅极介质层362和第二栅极介质层364表面的功函数层(图中未示出)；位于所述功函数层表面的栅极层(图中未示出)，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上方的第二区；
位于第一区鳍部表面的第一界面层，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；
位于第二区鳍部表面的第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小。
2.如权利要求1所述的半导体结构，其特征在于，所述第一区和第二区的比例关系范围为10:1至3:1。
3.如权利要求1所述的半导体结构，其特征在于，所述第一浓度大于所述第二浓度。
4.如权利要求1所述的半导体结构，其特征在于，所述第一浓度小于所述第二浓度。
5.如权利要求1所述的半导体结构，其特征在于，所述第一界面层包括第一栅极界面层；所述第二界面层包括第二栅极界面层。
6.如权利要求5所述的半导体结构，其特征在于，所述第一栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合；所述第二栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合。
7.如权利要求1所述的半导体结构，其特征在于，所述第一界面层包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层；所述第二界面层包括第二栅极界面层和位于所述第二栅极界面层表面的第二栅极介质层。
8.如权利要求7所述的半导体结构，其特征在于，所述第一栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第一栅极介质层的材料包括：高K介质材料；所述第二栅极界面层的材料包括：氧化硅或氮氧化硅中的一种或者两种组合，所述第二栅极介质层的材料包括：高K介质材料。
9.如权利要求1所述的半导体结构，其特征在于，所述第一界面层和第二界面层为N型，所述极化原子包括：镧、钆、钇、钛酸锶、镁或者钡；所述第一界面层和第二界面层为P型，所述极化原子包括：铝或者铌。
10.如权利要求1所述的半导体结构，其特征在于，所述鳍部还包括：位于第一区底部的第三区；所述半导体结构还包括：位于基底上的隔离结构，所述隔离结构覆盖所述第三区鳍部的部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述第一界面层位于所述隔离结构上。
11.如权利要求5所述的半导体结构，其特征在于，还包括：位于所述第一栅极界面层和第二栅极界面层表面的栅介质层；位于所述栅介质层表面的功函数层；位于所述功函数层表面的栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
12.如权利要求7所述的半导体结构，其特征在于，还包括：位于所述第一栅极介质层和第二栅极介质层表面的功函数层；位于所述功函数层表面的栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部，所述鳍部包括第一区以及位于第一区上方的第二区；
在所述第一区鳍部表面形成第一界面层 ，所述第一界面层内掺杂有极化原子，且所述极化原子具有第一浓度；
在所述第二区鳍部表面形成第二界面层，所述第二界面层内掺杂有极化原子，且所述极化原子具有第二浓度，所述第一浓度和第二浓度不同，使得最终形成的栅极结构的位于鳍部顶部部分与位于鳍部侧壁部分的阈值电压的差异缩小。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一界面层和第二界面层的形成方法包括：在所述第一区和第二区鳍部表面形成初始界面层；在所述初始界面层表面形成极化材料层，所述极化材料层内具有极化原子；对所述极化材料层进行热处理，使极化材料层内的极化原子进入初始界面层内，在所述第一区鳍部表面形成第一界面层，在所述第二区鳍部表面形成第二界面层；形成所述第一界面层和第二界面层之后，去除所述极化材料层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始界面层之后，形成所述极化材料层之前，在所述初始界面层表面形成缓冲层；在所述缓冲层表面形成所述极化材料层；形成所述第一界面层和第二界面之后，去除所述极化材料层和缓冲层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一区表面的缓冲层具有第一厚度，所述第二区表面的缓冲层具有第二厚度，所述第一厚度和第二厚度不同，且所述第一区表面的极化材料层的厚度和所述第二区表面的极化材料层的厚度相同；
所述第一厚度和所述第一区表面的极化材料层的厚度指的是沿垂直于鳍部侧壁方向上位于第一区鳍部侧壁表面的缓冲层和极化材料层的尺寸，所述第二厚度和所述第二区表面的极化材料层的厚度指的是沿基底法线方向上位于第二区鳍部顶部表面的缓冲层和极化材料层的尺寸。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二厚度大于第一厚度；所述缓冲层的形成工艺包括：物理气相沉积工艺或化学气相沉积工艺。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述极化材料层的形成工艺为原子层沉积工艺。
19.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一区表面的缓冲层的厚度和所述第二区表面的缓冲层厚度相同，所述第一区表面的极化材料层具有第三厚度，所述第二区表面的极化材料层具有第四厚度，且所述第三厚度和第四厚度不同；
所述第三厚度和所述第一区表面的缓冲层的厚度指的是沿垂直于鳍部侧壁方向上位于第一区鳍部侧壁表面的极化材料层和缓冲层的尺寸，所述第四厚度和所述第二区表面的缓冲层的厚度指的是沿基底法线方向上位于第二区鳍部顶部表面的极化材料层和缓冲层的尺寸。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，形成所述缓冲层的工艺为原子层沉积工艺。
21.如权利要求19所述的半导体结构的形成方法，其特征在于，所述极化材料层的形成方法包括：在所述缓冲层表面形成初始极化材料层；刻蚀所述初始极化材料层，形成所述极化材料层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述初始极化材料层的形成工艺为原子层沉积工艺。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，刻蚀所述初始极化材料层的工艺包括：各向同性刻蚀。
24.如权利要求14所述的半导体结构的形成方法，其特征在于，所述热处理包括退火工艺；所述退火工艺的参数包括：500摄氏度至1500摄氏度。
25.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一界面层和第二界面层为N型，所述极化材料层的材料包括氧化镧、氧化钆、氧化钇、钛酸锶、氧化镁或者氧化钡；所述第一界面层和第二界面层为P型，所述极化材料层的材料包括：氧化铝或者氧化铌。
26.如权利要求14所述的半导体结构的形成方法，其特征在于，所述初始界面层包括：栅极界面材料膜，所述第一界面层包括：第一栅极界面层，所述第二界面层包括：第二栅极界面层；所述半导体结构的形成方法还包括：在所述第一栅极界面层和第二栅极界面层表面形成栅介质层；在所述栅介质层表面形成功函数层；在所述功函数层表面形成栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
27.如权利要求14所述的半导体结构的形成方法，其特征在于，所述初始界面层包括：栅极界面材料膜和位于栅极界面材料膜表面的栅极介质材料膜，所述第一界面层包括：第一栅极界面层和位于第一栅极界面层表面的第一栅极介质层，所述第二界面层包括：第一栅极界面层和位于第二栅极界面层表面的第二栅极介质层；所述半导体结构的形成方法还包括：在所述第一栅极介质层和第二栅极介质层表面形成功函数层；在所述功函数层表面形成栅极层，且所述栅极层的顶部表面高于所述鳍部的顶部表面。
28.如权利要求13所述的半导体结构的形成方法，其特征在于，所述鳍部还包括：位于第一区底部的第三区；所述半导体结构的形成方法还包括：形成第一界面层和第二界面层之前，在所述基底上形成隔离结构，所述隔离结构覆盖所述第三区鳍部的部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述第一界面层位于所述隔离结构上。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449404A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106486374A (zh) * 2015-08-28 2017-03-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952810B (zh) * 2016-01-06 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN109979880B (zh) * 2017-12-28 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449404A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106486374A (zh) * 2015-08-28 2017-03-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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