CN113924728A - 性能调节技术 - Google Patents

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Abstract

本文所述的各种具体实施涉及一种具有稳压器的设备，该稳压器使用调制器调整输出电压。该设备可包括时间‑数字转换器，该时间‑数字转换器测量逻辑链的定时延迟，将该定时延迟与参考延迟进行比较以确定定时延迟误差，并且向调制器提供该定时延迟误差以用于调整输出电压。

Description

性能调节技术
关于联邦资助研究的声明
本发明是根据由DARPA授予的第HR0011-17-9-0025号协议在政府支持下制得。政府拥有本发明的特定权利。
背景技术
本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。
数字电路的性能通常取决于供电电压、工艺变化和温度。常规数字控制的DC-DC转换器通常使用模拟-数字转换器(ADC)将输出电压转换为数字反馈信号，该数字反馈信号与参考信号进行比较以设置输出电压的期望电压电平。常规系统基于数字电路的期望性能水平生成参考电压。然而，常规方法需要在数字系统的输出电压与最大时钟频率之间有一些电压裕度。此电压裕度可考虑数字系统的电力传送网络上的DC电压降的动态调节和传感器误差。此外，这种电压裕度可能会导致额外的功率耗散，因为数字系统的供电电压高于必要的电压，并且随着数字系统耗散的动态功率的增加，泄漏功率也增加，而性能效益几乎没有。
附图说明
本文参考附图描述了各种技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。
图1A至图1B示出了根据本文所述的具体实施的性能调节电路的各种图。
图2A至图2B示出了根据本文所述的具体实施的与时间-延迟转换器(TDC)相关的图。
图3A至图3C示出了根据本文所述的具体实施的与延迟电路相关的图。
图4A至图4B示出了根据本文所述的具体实施的性能调节电路的图。
具体实施方式
本文所述的各种具体实施涉及用于实现性能调节方案和技术的控制架构。例如，本文所述的各种具体实施提供用于实现物联网(IoT)节点传感器的超低功率降压转换器电路的控制架构。该控制架构利用时间-数字(TDC)转换器以及降压转换器，该降压转换器可以指能够进行逐步降压转换的DC-DC转换器。而且，该控制架构可以在供应回路中利用各种时钟缩放技术。
本文所述的控制架构提供性能调节，同时保持低控制静态电流。本文所述的控制架构使用时间-数字转换器(TDC)来确定数字链的性能延迟，该性能延迟按规则间隔测量并且与参考延迟进行比较。根据该比较，可以确定延迟误差并将其用于馈送调制器，该调制器适于调整提供给负载的输出电压。例如，如果传播延迟太长，则TDC可升高提供给负载的输出电压，并且如果传播延迟太短，则TDC可降低提供给负载的输出电压。
通常，性能调节(PR)而非电压调节(VR)已经成为超低功率系统的更优选，其中数字子系统的每周期能量图比绝对最大性能图更重要。数字系统的每周期能量图的一个遗憾特性是，其最佳点可能出现在设备阈值电压附近，并且这是CMOS晶体管可能对工艺和温度变化更敏感的位置。
本文将参考图1A至图4B更详细描述性能调节方案和技术的各种具体实施。
图1A至图1B示出了根据本文所述的具体实施的性能调节电路的各种图。具体地，图1A示出了性能调节电路102的图100A，并且图1B示出了联接到调谐时钟环形振荡器(TCRO)150和中央处理单元(CPU)160的性能调节电路102的另一图100B。
如参考图1A所示，性能调节电路102是具有多个级的设备，包括例如功率级110、时钟级120、延迟链级130和时间-数字转换器(TDC)级140。在一些情况下，性能调节电路102可被实现为各种电路部件的系统，该电路部件被布置和联接在一起，作为形成电路结构的部件的集合或组合。而且，在一些情况下，性能调节的方法可涉及使用各种电路部件来实现本文所述的各种性能调节方案和技术。
功率级110可被实现为使用调制器(MOD 122)来调整输出电压(Vout)的稳压器。在一些情况下，稳压器110可联接到负载118，以便提供和调节负载118的供电电压(例如，Vdd)，并且稳压器110可以指DC-DC电压转换器或降压转换器。稳压器110可包括并联联接在调制器(MOD 122)和功率晶体管(T1，T2)的栅极之间的第一功率反相器114A和第二功率反相器114B。如图所示，第一功率反相器114A可联接在调制器(MOD 122)和第一功率晶体管(T1)之间，并且第二功率反相器114B可联接在调制器(MOD 122)和第二功率晶体管(T2)之间。功率晶体管(T1，T2)串联联接在电压源(Vdd)与接地(或Vss)之间。而且，稳压器110可包括与第一功率晶体管(T1)并联联接的第一二极管(D1)以及与第二功率晶体管(T2)并联联接的第二二极管(D2)。稳压器110还可包括功率线圈，诸如，例如电感器(I)，该功率线圈联接在节点(n1)处的功率晶体管(T1，T2)以及节点(n2)处的负载之间。稳压器110可包括电荷存储设备，诸如，例如电容器(C)，该电荷存储设备联接在节点(n2)和接地(或Vss)之间。在一些情况下，负载118可联接在节点(n2)和接地(或Vss)之间，并且负载118可经由节点(n2)接收输出电压(Vout)。
时钟级120可包括调制器(MOD 122)和组合逻辑部件124。调制器(MOD 122)可以使用组合逻辑部件124将反馈信号(N_feed)与参考信号(N_ref)进行比较，并且还确定反馈信号(N_feed)与参考信号(N_ref)之间的差异。在一些情况下，组合逻辑部件124可包括与计算运算或算术运算相关联的逻辑(例如，输入的差值和/或总值)。组合逻辑部件124可从TDC140接收反馈信号(N_feed)，接收外部参考信号(N_ref)，并且向调制器(MOD 122)提供输出信号。调制器(MOD 122)可接收输入时钟信号(CLK)并提供输出时钟信号(CLK_tdc)，该输出时钟信号可用作采样时钟信号。
延迟链级130可包括逻辑链132，该逻辑链提供与通过逻辑链132的信号(tdc_out)相关联的延迟信号(tdc_out_delay)。在一些情况下，逻辑链132可被配置为感测与性能调节电路102相关联的电路部件的工艺变化。逻辑链132可包括用于确定负载118的性能的反相器逻辑链(例如，作为环形振荡器操作的串联联接的反相器)。如图所示，逻辑链132可联接在节点(n2)和接地(或Vss)之间，并且逻辑链132可在节点(n2)处接收输出电压(Vout)。可将输出电压(Vout)提供给延迟链132中的反相器的电源输入。
时间-数字转换器(TDC)级140可被配置为测量来自逻辑链132的延迟信号(tdc_out_delay)的定时延迟，将该定时延迟与参考延迟进行比较以确定定时延迟误差，并且经由逻辑部件124向调制器(MOD 122)提供该定时延迟误差以用于调整输出电压(Vout)。时间-数字转换器(TDC)140可经由逻辑部件124向调制器(MOD 122)提供定时延迟误差作为反馈信号(N_feed)，以用于基于定时延迟误差来调整输出电压(Vout)。例如，如果定时延迟误差大于预先确定的间隔，则时间-数字转换器(TDC)140可向调制器(MOD 122)提供反馈信号(N_feed)，以增加输出电压(Vout)。TDC 140可从调制器(MOD 122)接收输出时钟信号(CLK_tdc)作为采样时钟信号，并且TDC 140可基于来自调制器(MOD 122)的采样时钟信号(CLK_tdc)和/或来自延迟链132的延迟信号(tdc_out_delay)生成反馈信号(N_feed)。
时间-数字转换器(TDC)140可按周期性定时间隔测量(或采样)逻辑链132的定时延迟。在一些情况下，如果定时延迟误差大于预先确定的间隔，则时间-数字转换器(TDC)140可向调制器(MOD 122)提供定时延迟误差以增加输出电压(Vout)。否则，如果定时延迟误差小于预先确定的间隔，则时间-数字转换器(TDC)140可向调制器(MOD 122)提供定时延迟误差以降低输出电压(Vout)。
如参考图1B所示，性能调节电路102是联接到调谐时钟环形振荡器(TCRO)150和中央处理单元(CPU)160的设备。在一些情况下，TCRO 150和CPU 160可以联接在节点(n2)和接地(或Vss)之间，并且TCRO 150可向CPU 160提供输出脉冲信号(ops)，该输出脉冲信号与由延迟链132提供的延迟信号(tdc_out_delay)无关。输出脉冲信号(ops)可用作操作CPU 160的时钟信号。
在一些具体实施中，所测量的延迟链132可以与主CPU时钟生成电路(例如，TCRO150)联接，这允许仅针对稳压器110的瞬态响应和CPU时钟(ops)的最小相位噪声具有小的裕度的高性能模式。CPU 160可以以恒定频率和期望的性能工作，代价是每周期能量特性略微亚最佳。如果每周期能量性能优选于对CPU时钟(ops)的严格控制，则延迟链132可以与生成CPU时钟(ops)的环形振荡器150紧密联接。
稳压器110的带宽和混叠特性可通过独立于CPU时钟(ops)设置其采样时钟(CLK_tdc)来限定。由于数字门的性能可由TDC 140直接测量，因此这种控制架构可以不需要并入过程监视器或温度传感器。在一些情况下，TDC功率消耗可低于ADC功率消耗(如常规技术所使用的)，尤其是在低采样时钟速率下，因为可以不需要精确的始终接通的电压参考电路。相反，基于RC的时间参考可使用超低静态电流。
图2A至图2B示出了根据本文所述的具体实施的与时间-延迟转换器(TDC)相关的图。具体地，图2A示出了与时间-延迟转换器(TDC)140相关的图200A，并且图2B示出了与TDC140的操作相关的波形图200B。
如参考图2A所示，时间-延迟转换器(TDC)140是具有多个部件的设备，包括例如延迟电路210、锁存电路212和逻辑电路236。在一些情况下，延迟电路210接收时钟信号(例如，CLK_tdc)并且向锁存电路212提供差分定时信号(dts_1，dts_2)。延迟电路210可包括多个部件，包括例如一个或多个粗略延迟220和一个或多个精细延迟224A、224B。
在一些情况下，延迟电路210可联接到逻辑链(例如，图1A的逻辑链132)，以便从该逻辑链接收定时延迟信号(N_set_tc)作为与逻辑链132的性能相关的定时延迟。在一些情况下，定时延迟信号(N_set_tc)可以指与通过逻辑链132的信号(tdc_out)相关联的延迟信号(tdc_outdelay)，如本文上面参考图1A所述。
锁存电路212在被参考延迟信号(rds)激活(或触发)时从延迟电路接收差分定时信号(dts_1，dts_2)并且提供脉冲感测信号(pss_1，pss_2)。锁存电路212可包括多个部件，包括例如定时参考228和一个或多个锁存器232A、232B。在一些情况下，定时参考228可以指接收时钟信号(CLK_tdc)并且通过向一个或多个锁存器232A、232B的电源输入提供定时参考信号(诸如，例如参考延迟信号(rds))来激活一个或多个锁存器232A、232B的触发电路。在一些情况下，一个或多个锁存器232A、232B可以指一个或多个基于锁存器的感测放大器，该感测放大器适于在被激活时从延迟电路210接收差分定时信号(dts_1，dts_2)并且提供脉冲感测信号(pss_1，pss_2)。
逻辑电路236从锁存电路212接收脉冲感测信号(pss_1，pss_2)并且提供输出信号(例如，N_tdc)作为定时延迟误差。在一些情况下，输出信号(N_tdc)可实现为图1A中的反馈信号(N_feed)。逻辑电路236可包括一个或多个逻辑门，诸如，例如一个或多个与门，或类似的逻辑门。
一个或多个粗略延迟220(T_coarse)可从调制器(MOD 122)接收时钟信号(CLK_tdc)，从延迟链140接收定时延迟信号(N_set_tc)，并且提供具有较短脉冲宽度的修改时钟信号(mcs)。一个或多个粗略延迟220(T_coarse)在时间-延迟(TDC)转换器140内提供第一延迟级。本文下面参考图3B至图3C更详细地描述一个或多个粗略延迟220(T-coarse)。
一个或多个精细延迟224A、224B(T_fine)可从调制器(MOD 122)接收时钟信号(CLK_tdc)，从一个或多个粗略延迟220接收具有较短脉冲宽度的修改时钟信号(mcs)，并且向一个或多个锁存器232A、232B提供差分定时信号(dts_1，dts_2)。在一些情况下，第一精细延迟224A从调制器(MOD 122)接收时钟信号(CLK_tdc)，从粗略延迟220接收修改时钟信号(mcs)，并且向第一锁存器232A提供第一差分定时信号(dts_1)。而且，第二精细延迟224B从调制器(MOD 122)接收时钟信号(CLK_tdc)，从第一精细延迟224A接收修改时钟信号(mcs)，并且向第二锁存器232B提供第二差分定时信号(dts_2)。第一锁存器232A向逻辑电路236提供第一脉冲感测信号(pss_1)，并且第二锁存器232B向逻辑电路236提供第二脉冲感测信号(pss_2)。一个或多个精细延迟224A、224B(T_fine)在时间-延迟(TDC)转换器140内提供次级延迟级。本文下面参考图3A更详细地描述一个或多个精细延迟224A、224B(T-fine)。
定时参考228(或触发电路：T_on)可从调制器(MOD 122)接收时钟信号(CLK_tdc)，接收参考延迟信号(N_set_tr)作为触发信号，并且向一个或多个锁存器232A、232B提供参考延迟信号(rds)。在一些情况下，参考延迟信号(rds)可用作激活或触发一个或多个锁存器232A、232B的启用信号。
逻辑电路236可从一个或多个锁存器232A、232B接收脉冲感测信号(pss_1，pss_2)并提供输出信号(例如，N_tdc)作为定时延迟误差。在一些情况下，输出信号(N_tdc)可实现为图1A中的反馈信号(N_feed)。可用一个或多个逻辑门(诸如，例如一个或多个与门或类似的逻辑门)来实现逻辑电路236。
在一些具体实施中，时间-数字转换器(TDC)140从逻辑链132接收定时延迟信号(N_set_tc)，基于定时延迟信号(N_set_tc)测量逻辑链132的定时延迟，并且向调制器(MOD122)提供定时延迟误差，用于调整来自稳压器110的输出电压(Vout)。在这种情况下，当定时延迟误差为正时，输出信号(Vout)用于触发稳压器110的导通模式。
在一些具体实施中，TDC 140接收时钟信号(CLK_tdc)并且提供输出信号(例如，N_tdc)作为定时延迟误差。在一些情况下，当时钟信号(CLK_tdc)低时，可阻断通过TDC 140的时钟信号(CLK_tdc)的传播(例如，如图2B所示)，并且来自延迟电路210的差分定时信号(dts_1，dts_2)可被强制为逻辑低状态(例如，具有接近地电势或接近0V电势的逻辑零)。在一些情况下，输出信号(N_tdc)可实现为图1A中的反馈信号(N_feed)。
在一些具体实施中，在图2A中提供时间-数字(TDC)架构，并且TDC 140构建在时间参考(例如，N_set_tr)、粗略延迟元件(T_coarse 220)、可选的粗略延迟选择器(例如，图3C中所示的多路复用器M1)、一个或多个精细延迟元件(例如，T-fine 224A、224B)和一个或多个感测放大器(例如，锁存器232A、232B)周围。TDC 140的这种架构与常规的时间-数字转换器的不同之处如下所述。例如，TDC 140使用感测放大器(例如，锁存器232A、232B)而不是常规的D触发器，这允许在Vout电压显著低于控制供电电压(Vdd)的情况下操作，并且通常，这对于常规的时间-数字转换器是不可能的。而且，精细延迟元件(例如，T-fine 224A、224B)可具有差分输出特性，即一个输出低，并且另一个输出高，其中一个输出可以是输入(例如，当使用反相器时，其中反相器的输入和输出是单元的输出)。在另一个实例中，粗略延迟和/或精细延迟可以具有传播阻断输入。当TDC传播延迟长于采样周期时，这可用于避免混叠。当TDC 140在低供电电压下在CPU子系统的工作区域之外工作时，可能发生这种情况，并且在一些情况下，可将精细延迟用作阻断机制。而且，输出位的数量可以是较少的(例如，1或2)，并且对于一些操作模式，可能仅需要一位。
在一些具体实施中，TDC 140可被建模为比较两个持续时间的比较器，使得TDC输出Ntdc遵循逻辑公式：
NTDC＝((Tc+Nf·Tf)≥Ton)，其中Nf为精细延迟元件的数量。
在操作中，转换器调节输出电压，诸如通过TDC的传播延迟等于时间参考：
Tc+NfTf≈Ton
可使用环形振荡器(TCRO 150)构建时钟系统，该环形振荡器作为其供电电压(例如，来自电源转换器110的Vout)、工艺和温度的函数而振荡。TCRO 150的振荡频率可被描述为通过环形振荡器链的传播延迟的函教：
Figure BDA0003393746980000081
可使用类似的门和布局来设计TCRO延迟链和TDC延迟链，使得可以假设在两个延迟之间的一些匹配：
K(Tc+NfTf)≈TTCRO，其中K由两条链的设计限定。
例如，如果用多个反相器(例如，81个反相器)构建TCRO延迟链，并且如果TDC延迟链也采用多个反相器(例如，161个反相器)，则K可以是大约0.5。而且，在一些情况下，重组之前的三条公式可产生转换器性能调节公式：
Figure BDA0003393746980000091
该公式表明，调节转换器的输出电压，使得TDC输出处于其跳闸点，可调节cpu时钟频率。
如参考图2B所示，波形图200B与图2A中的时间-延迟转换器(TDC)140的操作相关。图2A中的编号的信号1-6对应于图2B中的编号的波形1-6。因此，图2A中所示的信号1-6被提供为图2B中的定时图210中的波形1-6。在一些情况下，TDC输入时钟(CLK_tdc)可以用作时钟信号并且用作阻断信号。当CLK_tdc低时，可阻断通过TDC 140的传播，并且可将来自延迟元件(220，224A，224B)的输出信号(2，3，4，5)强制为低。可由TDC时钟信号(CLK_tdc)触发时间参考信号(N_set_tr)，并且可用由数字设置确定的值生成脉冲(低脉冲)。时间参考信号(N_set_tr)可被设计为与工艺-电压-温度(PVT)无关。TDC 140可提供与时间参考脉冲(N_set_tr)一样长或更长的时钟的接通时间信号(T_on：1)。
而且，在一些情况下，一旦参考时间脉冲(N_set_tr)已消逝，就可以触发感测放大器(例如，锁存器232A、232B)。基于锁存器的感测放大器(例如，锁存器232A、232B)允许比使用传统的D触发器低得多的工作电压。参考信号1，在时间参考信号(N_set_tr)的上升沿之后不久，感测放大器(例如，锁存器232A、232B)输出结果(在信号6处)稳定并传播通过对其进行编码的组合逻辑部件236。
图3A至图3C示出了根据本文所述的具体实施的与延迟电路相关的图。具体地，图3A示出了精细延迟电路302的图300A，图3B示出了粗略延迟电路304的图300B，并且图3C示出了粗略延迟单元330的图300C。
精细延迟电路302可实现为图2A中的一个或多个精细延迟224A、224B(T_fine)。如图3A所示，精细延迟电路302是具有多个逻辑门310、312的单元或设备，该多个逻辑门联接在一起以接收采样时钟信号(CLK_tdc)，从粗略延迟220接收修改时钟信号(NCLK_tdc)，并且提供差分定时信号(dts_1，dts_2)作为低电压输出(OUTN)和高电压输出(OUT)。修改时钟信号(mcs)可以指反相时钟信号(NCLK_tdc)。而且，在一些情况下，精细延迟电路302可接收输入信号(IN)作为传播阻断输入，在TDC传播延迟长于采样周期时，可能需要该传播阻断输入来避免混叠。当TDC 140在低供电电压(Vdd)下在CPU子系统160的工作区域之外工作时，可能发生这种情况。
粗略延迟电路304可被实现为图2A中的一个或多个粗略延迟220(T_coarse)。如图3B所示，粗略延迟电路304是具有多个粗略延迟单元(CDU)314A、314B、…、314N的单元或设备，该多个粗略延迟单元与多个逻辑门318A、318B、…、318N串联联接。粗略延迟单元(CDU)314A、314B、…、314N如图3C所示，并且多个逻辑门318A、318B、…、318N可用与门或类似的逻辑门实现。在一些情况下，第一CDU 314A可接收采样时钟信号(CLK_tdc)并向第一逻辑门318A提供输出信号。第一逻辑门318A可从CDU 314A接收输出信号，接收采样时钟信号(CLK_tdc)，并且向第二(或下一个)CDU 314B提供输出信号。第二CDU 314B可从第一(或前一个)CDU 314A接收输出信号，并且向最后一个(或下一个)逻辑门318N提供输出信号。最后一个逻辑门318N可从第二(或前一个)CDU 314B接收输出信号，接收采样时钟信号(CLK_tdc)，并且提供粗略延迟输出信号(OUT)。在各种具体实施中，粗略延迟电路304可包括任何数量(N)的粗略延迟单元(CDU)314A、314B、…、314N和任何数量(N)的逻辑门318A、318B、…、318N。
粗略延迟单元330可被实现为图3B中的粗略延迟单元(CDU)314A、314B、…、314N。如图3C所示，粗略延迟单元330是具有多个逻辑延迟链340、342、350、352、354、356的单元或设备，该多个逻辑延迟链联接在输入多路复用器(M1)和输出多路复用器(M2)之间。在一些情况下，第一反相器延迟链340可包括任何数量(N)的反相器Inv1、Inv2、…、InvN(例如，N＝8)，该反相器在多路复用器(M1，M2)之间串联联接在一起。而且，第二反相器延迟链342可包括任何数量(N)的反相器Inv1、Inv2、…、InvN(例如，N＝5)，该反相器在多路复用器(M1，M2)之间串联联接在一起。而且，第一逻辑门延迟链350可与多路复用器(M1，M2)之间的第三反相器延迟链352串联联接，并且第二逻辑门延迟链354也可与多路复用器(M1，M2)之间的第四反相器延迟链356串联联接。在一些情况下，第一逻辑门延迟链350可包括任何数量(N)的串联联接在一起的逻辑门(例如，与非门：Nand1、Nand2、…、NandN，其中N＝5)，并且第三反相器延迟链352可包括一个或多个串联联接在一起的反相器(例如，Inv1、Inv2，其中N＝2)。如图所示，可向第一逻辑门延迟链350中的逻辑门(Nand1、Nand2、…、NandN)中的每一者提供逻辑一(“1”)作为另一个输入。而且，在一些情况下，第二逻辑门延迟链354可包括任何数量(N)的串联联接在一起的逻辑门(例如，或非门：Nor1、Nor2、…NorN，其中N＝5)，并且第四反相器延迟链356可包括一个或多个串联联接在一起的反相器(例如，Inv1，其中N＝1)。如图所示，可向第二逻辑门延迟链354中的逻辑门(Nor1、Nor2、…、NorN)中的每一者提供逻辑零(“0”)作为另一个输入。
而且，如图3C所示，第一多路复用器(M1)可实现为1对4多路复用器，其从调制器(MOD 122)接收采样时钟信号(CLK_tdc)并且基于选择信号(sel)将采样时钟信号(CLK_tdc)提供给逻辑延迟链340、342、350/352、354/356中的至少一者。此外，第二多路复用器(M2)可实现为4对1多路复用器，其从逻辑延迟链340、342、350/352、354/356中的至少一者接收修改时钟信号(mcs)，并且基于选择信号(sel)提供输出信号(OUT)。修改时钟信号(mcs)可以是基于采样时钟信号(CLK_tdc)和/或与该采样时钟信号相关联的延迟时钟和/或反相时钟。在一些具体实施中，第一多路复用器(M1)可实现为联接到逻辑链340、342、350/352、354/356的1对4多路复用器。然而，在其他具体实施中，可以用任何类型的多路复用器来实现第一多路复用器(M1)，诸如，例如1对3多路复用器、1对5多路复用器或联接到任何数量的逻辑链的任何其他类型的多路复用器。而且，第二多路复用器(M2)可被称为输出解复用器，并且在一些具体实施中，第二多路复用器(M2)可实现为联接到逻辑链340、342、350/352、354/356的4对1多路复用器。然而，在其他具体实施中，可以用任何类型的多路复用器来实现第二多路复用器(M2)，诸如，例如3对1多路复用器、5对1多路复用器或联接到任何数量的逻辑链的任何其他类型的多路复用器。
参考时间混叠问题和时间混叠阻断，TDC延迟线的图3C中的粗略延迟单元330可包括多个粗略延迟单元(例如，24个粗略延迟单元)，该多个粗略延迟单元使用与对CPU 160计时的环形振荡器(TCRO 150)的延迟单元类似的架构。粗略延迟单元330和粗略延迟块220、314A、314B、…、314N的示意图可用于仅在粗略延迟块的末端(例如，具有24个CDU)阻断时钟信号(CLK_tdc)的传播。在一些情况下，至少一个传播阻断器单元可联接在每个粗略延迟单元314A、314B、…、314N之间，并且还可用一个或多个逻辑门来实现传播阻断器，诸如，例如如图3B所示的一个或多个与门318A、318B、…、318N。
图4A至图4B示出了根据本文所述的具体实施的性能调节电路的各种图。具体地，图4A示出了具有时钟缩放控制器420A的性能调节电路402A的图400A，并且图4B示出了具有另一时钟缩放控制器420B的性能调节电路402B的图400B。图4A至图4B中示出的各个级及其相关联的部件具有与图1A中所示的类似部件类似的操作和功能。
如参考图4A所示，性能调节电路402A是指具有多个部件的设备，包括例如功率级110(或稳压器)、延迟链级130、时间-数字转换器(TDC)140和时钟缩放控制器420A。如本文所述，功率级110(或稳压器)可被配置为接收和利用来自调制器(MOD 122)的调制控制信号，以调整提供给负载118的输出电压(Vout)。而且，如本文所述，TDC 140可被配置为确定与输出电压(Vout)相关联的定时延迟误差，并且向调制器(MOD 122)提供定时延迟误差作为反馈信号(N_feed)。
时钟缩放控制器420A可被配置为从TDC 140接收反馈信号(N_feed)，使用调制器(MOD 122)基于反馈信号(N_feed)生成调制控制信号，分析反馈信号(N_feed)的行为以便调整调制控制信号，并且向稳压器110提供调制控制信号，从而调整提供给负载118的输出电压(Vout)。如图4A所示，时钟缩放控制器420A可包括振荡器(OSC 430)，该振荡器提供采样时钟(SC)以用于对反馈信号(N_feed)进行采样。时钟缩放控制器420A可包括逻辑电路438，该逻辑电路从调制器(MOD 122)接收调制控制信号并且跟踪调制控制信号的脉冲密度(PD)。
在一些具体实施中，时钟缩放控制器420A可包括时钟分频器(Div R433)，该时钟分频器从振荡器(OSC 430)接收采样时钟(SC)，从逻辑电路438接收脉冲密度(PD)作为参考信号(R1)，基于脉冲密度(PD)调整采样时钟(SC)，然后向调制器(MOD 122)提供调整后的采样时钟(ASC)。而且，如图所示，时钟缩放控制器420A可包括调制器(MOD 122)，该调制器从TDC 140接收反馈信号(N_feed)，从时钟分频器(Div R 434)接收调整后的采样时钟(ASC)，然后基于反馈信号(N_feed)和调整后的采样时钟(ASC)生成调制控制信号。
在一些具体实施中，时钟缩放控制器420A可被配置为通过使用采样时钟(SC)对反馈信号进行采样、跟踪反馈信号(N_feed)的脉冲密度(PD)以及调整采样时钟(SC)以便调整调制控制信号来分析具有自适应时钟缩放(ACS)的反馈信号(N_feed)的行为。在一些情况下，如果脉冲密度(PD)小于预先确定的值，则时钟分频器(DivR434)递增，并且时钟分频器(DivR434)减少采样时钟(SC)以降低调制控制信号的功率并降低输出电压(Vout)。在其他情况下，如果脉冲密度(PD)大于预先确定的值，则时钟分频器(Div R 434)递减，并且时钟分频器(Div R 434)增加采样时钟(SC)以增强调制控制信号的功率并增强输出电压(Vout)。
如参考图4B所示，性能调节电路402B是指具有功率级110(或稳压器)、延迟链级130、时间-数字转换器(TDC)140和时钟缩放控制器420B的设备。如本文所述，功率级110(或稳压器级)可被配置为接收和使用来自调制器(MOD 122)的调制控制信号，以调整提供给负载118的输出电压(Vout)。而且，TDC 140可被配置为确定与输出电压(Vout)相关联的定时延迟误差，并且向调制器(MOD 122)提供定时延迟误差作为反馈信号(N_feed)。
在一些具体实施中，时钟缩放控制器420B可被配置为从TDC 140接收反馈信号(N_feed)，使用调制器(MOD 122)基于反馈信号(N_feed)生成调制控制信号，分析反馈信号(N_feed)的行为以便调整调制控制信号，并且向稳压器110提供调制控制信号，从而调整提供给负载118的输出电压(Vout)。在图4B中，性能调节电路402B可包括振荡器(OSC 430)，该振荡器提供采样时钟(SC)以用于对反馈信号(N_feed)进行采样。在一些情况下，性能调节电路402B可包括滤波器电路440，该滤波器电路接收调制控制信号，确定调制控制信号的脉冲密度(PD)，将脉冲密度(PD)与参考值(X)进行比较以便识别误差，并且基于该误差提供调节控制信号(R2)。
在一些具体实施中，性能调节电路402B包括时钟分频器(Div R)，该时钟分频器从振荡器(OSC 430)接收采样时钟(SC)，从滤波器电路440接收调节控制信号(R2)，基于脉冲密度(PD)调整采样时钟(SC)，并且提供调整后的采样时钟(ASC)。而且，性能调节电路402B可包括调制器(MOD 122)，该调制器从TDC 140接收反馈信号(N_feed)，从时钟分频器(DivR 434)接收调整后的采样时钟(ASC)，并且基于反馈信号(N_feed)和调整后的采样时钟(ASC)生成调制控制信号。时钟缩放控制器420B可被配置为通过确定调制控制信号的脉冲密度(PD)、调节与参考值(X)的缩放比例、将脉冲密度(PD)与参考值(X)进行比较以便识别误差、基于误差提供调节控制信号(R2)，并且基于调节控制信号(R2)调整调制控制信号来分析具有调节控制信号时钟缩放(RCS)的反馈信号(N_feed)的行为。
参考由稳压器110进行的DC/DC转换的时钟缩放和自动时钟缩放，稳压器110耗散的静态功率可集中在馈送TDC 140的时钟生成中。电源开关(例如，T1、T2)可保持在高阻抗模式下，直到TDC 140测量到比时间参考长的传播延迟。当输出电压(Vout)过低时会发生这种情况，并且在这种情况下，稳压器110可以通过打开高侧电源开关来产生导通模式，直到电感器电流达到峰值，然后打开低侧电源开关，直到电感器电流达到0A，然后最后返回到高阻抗模式。
在一些具体实施中，输出电压(Vout)的下降率可以指输出电容器(C：C_out)的放电除以负载电流(负载118的I_load)使得：
Figure BDA0003393746980000141
输出去耦电容器在设计上是已知的，并且大的值可有助于保持低纹波，而了解应用可使负载电流(负载118的I_load)最大化。另一方面，在工作模式下输出电容器(C：C_out)吸收的电荷的量可以是：
Figure BDA0003393746980000142
稳压器110在每个TDC-时钟周期仅可以实现一种模式，并且稳压器110的输出电流可以由以下限定：
Figure BDA0003393746980000151
在设计阶段可优化Ipk和Tclk-Ttdc，因为增加Ipk可增加给定输出电容器(C：C_out)的输出纹波，但有助于降低TDC时钟频率。而且，其他考虑因素可能导致自愿保持TDC时钟频率高于提供的最大输出电流。可以对最大输出电流执行该设计步骤；然而，电流可能比最大输出电流低10倍或100倍，并且可能导致TDC时钟比必要的高一个或两个阶或量级。在这种情况下，TDC 140的功率消耗可主要取决于TDC工作时钟以及整个控制电路的静态电流。因此，当负载电流低时，可通过减少TDC时钟来实现降低控制电路的静态功率。这可能导致系统的效率显著提升。
本文描述了一种设备的各种具体实施。该设备可包括稳压器，该稳压器使用调制器来调整输出电压。该设备可包括时间-数字转换器，该时间-数字转换器测量逻辑链的定时延迟，将该定时延迟与参考延迟进行比较以确定定时延迟误差，并且向调制器提供该定时延迟误差以用于调整输出电压。
本文描述了一种设备的各种具体实施。该设备可包括延迟电路，该延迟电路接收时钟信号并提供差分定时信号。该设备可包括锁存电路，该锁存电路在被激活时从延迟电路接收差分定时信号并且提供脉冲感测信号。该设备可包括逻辑电路，该逻辑电路从锁存电路接收脉冲感测信号并且提供输出信号作为定时延迟误差。
本文描述了一种设备的各种具体实施。该设备可包括稳压器，该稳压器接收并且使用调制控制信号以调整提供给负载的输出电压。该设备可包括时间-数字转换器，该时间-数字转换器确定与输出电压相关联的定时延迟误差，并且提供该定时延迟误差作为反馈信号。该设备可包括时钟缩放控制器，该时钟缩放控制器从时间-数字转换器接收反馈信号，基于该反馈信号生成调制控制信号，分析反馈信号的行为以便调整调制控制信号，并且向稳压器提供调制控制信号，从而调整提供给负载的输出电压。
本文描述了方法的各种具体实施。该方法可包括用稳压器和调制器调整输出电压。该方法可包括用时间-数字转换器测量逻辑链的定时延迟。该方法可包括将定时延迟与参考延迟进行比较以用时间-数字转换器确定定时延迟误差。该方法可包括向调制器提供定时延迟误差以用于用时间-数字转换器调整输出电压。
可用许多通用或专用计算系统环境或配置来操作本文所述的各种技术的具体实施。可适合与本文所述的各种技术一起使用的计算系统、环境和/或配置的示例包括但不限于个人计算机、服务器计算机、手持式或膝上型电脑设备、多处理器系统、基于微处理器的系统、机顶盒、可编程消费电子设备、网络PC、小型计算机、大型计算机、智能电话、平板电脑、可穿戴计算机、云计算系统、虚拟计算机、船用电子设备等。
可在计算机可执行指令(诸如由计算机执行的程序模块)的一般上下文中实现本文所述的各种技术。程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、部件、数据结构等。此外，每个程序模块可以其自身的方式实现，并且不必以相同的方式实现所有程序模块。虽然程序模块可在单个计算系统上执行，但是应当理解，在一些具体实施中，可在适于彼此通信的独立计算系统或设备上实现程序模块。程序模块还可以是硬件和软件的某种组合，其中由程序模块执行的特定任务可以通过硬件、软件或两者的某种组合来完成。
本文描述的各种技术可在分布式计算环境中实现，其中由通过通信网络(例如，通过硬连线链路、无线链路或它们的各种组合)链接的远程处理设备执行任务。在分布式计算环境中，程序模块可位于本地计算机存储介质和远程计算机存储介质中，包括例如存储器存储装置和类似的装置。
此外，本文提供的讨论可被视为针对某些特定具体实施。应当理解，本文提供的讨论是为了使本领域普通技术人员能够制作和使用由权利要求书的主题在本文所限定的任何主题。
应当预期的是，权利要求的主题不限于本文提供的具体实施和图示，而是包括根据权利要求的那些具体实施的修改形式，包括具体实施的部分和不同具体实施的元件的组合。应当理解，在任何此类具体实施的开发中，如在任何工程或设计项目中，应作出许多具体实施特定的决策以实现开发者的特定目标，诸如符合系统相关和业务相关的约束，这些约束可能在不同具体实施之间变化。此外，应当理解，此类开发工作可能是复杂且耗时的，但是尽管如此，对于受益于本公开的普通技术人员而言，这仍然是设计、制造和生产的常规任务。
已经详细地参考了各种具体实施，其示例在附图和图示中示出。在以下具体描述中，阐述了许多具体细节以提供对本文提供的公开内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的公开内容。在一些其他情况下，没有详细描述熟知的方法、规程、部件、电路和网络，以便不会不必要地模糊实施方案的细节。
还应当理解，虽然术语“第一”、“第二”等在本文中可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。第一元件和第二元件分别均为元件，但它们不被认为是相同的元件。
在本文提供的本公开的描述中使用的术语是为了描述特定具体实施的目的，并且不旨在限制本文提供的公开内容。如本文中提供的公开内容和所附权利要求的描述中使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。如本文所用，术语“和/或”是指并涵盖相关联的列出项目中的一者或多者的任何和所有可能组合。当在本说明书中使用时，术语“包括”、“包含”和/或“含有”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组的存在或添加。
如本文所用，根据上下文，术语“如果”可被解释为意指“当…时”或“在…时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定…”或“如果检测到[所述条件或事件]”可被解释为意指“在确定…时”或“响应于确定…”或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“在…下方”和“在…上方”；以及指示给定点或元件上方或下方的相对位置的其他类似术语可与本文所述的各种技术的一些具体实施结合使用。
虽然前述内容涉及本文所述的各种技术的具体实施，但是可以根据本文的公开内容想出其他和另外的具体实施，本文的公开内容可以由所附权利要求确定。
虽然以特定于结构特征和/或方法动作的语言描述了本主题，但应当理解，所附权利要求中限定的主题不一定限于上述特定特征或动作。相反，上述的具体特征和动作被公开为实现权利要求的示例性形式。

Claims (25)

1.一种设备，所述设备包括：
稳压器，所述稳压器使用调制器来调整输出电压；以及
时间-数字转换器，所述时间-数字转换器测量逻辑链的定时延迟，将所述定时延迟与参考延迟进行比较以确定定时延迟误差，并且向所述调制器提供所述定时延迟误差以用于调整所述输出电压。
2.根据权利要求1所述的设备，其中：
如果所述定时延迟误差大于预先确定的间隔，则所述时间-数字转换器向所述调制器提供所述定时延迟误差以增加所述输出电压，并且
如果所述定时延迟误差小于所述预先确定的间隔，则所述时间-数字转换器向所述调制器提供所述定时延迟误差以降低所述输出电压。
3.根据权利要求1所述的设备，其中所述时间-数字转换器按周期性定时间隔测量所述逻辑链的所述定时延迟，并且其中所述逻辑链感测与所述设备相关联的电路部件的工艺变化。
4.根据权利要求1所述的设备，其中：
所述时间-数字转换器向所述调制器提供所述定时延迟误差作为反馈信号，以用于基于所述定时延迟误差调整所述输出电压，并且
如果所述定时延迟误差大于预先确定的间隔，则所述时间-数字转换器向所述调制器提供所述反馈信号以增加所述输出电压。
5.根据权利要求4所述的设备，其中所述调制器使用组合逻辑部件将所述反馈信号与参考信号进行比较，并且确定所述反馈信号与所述参考信号之间的差异。
6.根据权利要求1所述的设备，其中所述逻辑链包括用于确定负载的性能的反相器逻辑链。
7.根据权利要求6所述的设备，其中所述稳压器联接到所述负载，以便提供并且调节所述负载的供电电压，并且其中所述稳压器包括DC-DC稳压器。
8.一种设备，所述设备包括：
延迟电路，所述延迟电路接收时钟信号并且提供差分定时信号；
锁存电路，所述锁存电路在被激活时从所述延迟电路接收所述差分定时信号并且提供脉冲感测信号；以及
逻辑电路，所述逻辑电路从所述锁存电路接收所述脉冲感测信号并且提供输出信号作为定时延迟误差。
9.根据权利要求8所述的设备，所述设备还包括：
触发电路，所述触发电路接收所述时钟信号并且通过向所述锁存电路的电源输入提供定时参考信号来激活所述锁存电路，
其中所述锁存电路具有一个或多个基于锁存器的感测放大器，所述感测放大器在被激活时从所述延迟电路接收所述差分定时信号并且提供所述脉冲感测信号。
10.根据权利要求8所述的设备，其中所述延迟电路联接到逻辑链，以便从所述逻辑链接收定时延迟信号作为与所述逻辑链的性能相关联的定时延迟。
11.根据权利要求10所述的设备，其中所述延迟电路具有粗略延迟，所述粗略延迟接收所述时钟信号，接收所述定时延迟信号，并且提供具有较短脉冲宽度的修改时钟信号。
12.根据权利要求11所述的设备，其中所述延迟电路具有精细延迟，所述精细延迟接收所述时钟信号，从所述粗略延迟接收具有较短脉冲宽度的所述修改时钟信号，并且向所述锁存电路提供所述差分定时信号。
13.根据权利要求12所述的设备，其中所述精细延迟具有多个逻辑门，所述多个逻辑门联接在一起以接收所述时钟信号，从所述粗略延迟接收所述修改时钟信号，并且提供所述差分定时信号作为低电压输出和高电压输出。
14.根据权利要求8所述的设备，其中：
当所述时钟信号低时，所述时钟信号通过所述设备的传播被阻断，并且来自所述延迟电路的所述差分定时信号被强制为逻辑低状态。
15.根据权利要求8所述的设备，其中所述设备包括时间-数字转换器，所述时间-数字转换器从逻辑链接收定时延迟信号，基于所述定时延迟信号来测量所述逻辑链的定时延迟，并且向调制器提供所述定时延迟误差以用于调整来自稳压器的输出电压，并且其中所述输出信号用于在所述定时延迟误差为正时触发所述稳压器的导通模式。
16.一种设备，所述设备包括：
稳压器，所述稳压器接收并且使用调制控制信号以调整提供给负载的输出电压；以及
时间-数字转换器，所述时间-数字转换器确定与所述输出电压相关联的定时延迟误差，并且提供所述定时延迟误差作为反馈信号；以及
时钟缩放控制器，所述时钟缩放控制器从所述时间-数字转换器接收所述反馈信号，基于所述反馈信号生成所述调制控制信号，分析所述反馈信号的行为以便调整所述调制控制信号，并且向所述稳压器提供所述调制控制信号，从而调整提供给所述负载的所述输出电压。
17.根据权利要求16所述的设备，其中所述时钟缩放控制器包括：
振荡器，所述振荡器提供用于对所述反馈信号进行采样的采样时钟；
逻辑电路，所述逻辑电路接收所述调制控制信号并跟踪所述调制控制信号的脉冲密度；
时钟分频器，所述时钟分频器接收来自所述振荡器的所述采样时钟，从所述逻辑电路接收所述脉冲密度，基于所述脉冲密度调整所述采样时钟，并提供所述调整后的采样时钟；以及
调制器，所述调制器从所述时间-数字转换器接收所述反馈信号，从所述时钟分频器接收所述调整后的采样时钟，并且基于所述反馈信号和所述调整后的采样时钟生成所述调制控制信号。
18.根据权利要求16所述的设备，其中所述时钟缩放控制器通过使用采样时钟对所述反馈信号进行采样、跟踪所述反馈信号的脉冲密度以及调整所述采样时钟以便调整所述调制控制信号来分析具有自适应时钟缩放的所述反馈信号的行为，并且其中：
如果所述脉冲密度小于预先确定的值，则所述时钟分频器递增，并且所述时钟分频器减少所述采样时钟以降低所述调制控制信号的功率并降低所述输出电压，并且
如果所述脉冲密度大于所述预先确定的值，则所述时钟分频器递减，并且所述时钟分频器增加所述采样时钟以增强所述调制控制信号的功率并增强所述输出电压。
19.根据权利要求16所述的设备，其中所述时钟缩放控制器包括：
振荡器，所述振荡器提供用于对所述反馈信号进行采样的采样时钟；
滤波器电路，所述滤波器电路接收所述调制控制信号，确定所述调制控制信号的脉冲密度，将所述脉冲密度与参考值进行比较以便识别误差，并且基于所述误差提供调节控制信号；
时钟分频器，所述时钟分频器接收来自所述振荡器的所述采样时钟，从所述滤波器电路接收所述调节控制信号，基于所述脉冲密度调整所述采样时钟，并提供所述调整后的采样时钟；以及
调制器，所述调制器从所述时间-数字转换器接收所述反馈信号，从所述时钟分频器接收所述调整后的采样时钟，并且基于所述反馈信号和所述调整后的采样时钟生成所述调制控制信号。
20.根据权利要求16所述的设备，其中所述时钟缩放控制器通过以下方式分析具有调节控制信号时钟缩放的所述反馈信号的行为：
确定所述调制控制信号的脉冲密度，
将缩放比例调节到参考值，
将所述脉冲密度与所述参考值进行比较以便识别误差，
基于所述误差提供调节控制信号，以及
基于所述调节控制信号调整所述调制控制信号。
21.一种方法，所述方法包括：
用稳压器和调制器调整输出电压；
用时间-数字转换器测量逻辑链的定时延迟；
将所述定时延迟与参考延迟进行比较以用所述时间-数字转换器确定定时延迟误差；以及
向所述调制器提供所述定时延迟误差以用于用所述时间-数字转换器调整所述输出电压。
22.根据权利要求21所述的方法，其中：
如果所述定时延迟误差大于预先确定的间隔，则所述时间-数字转换器向所述调制器提供所述定时延迟误差以增加所述输出电压，并且
如果所述定时延迟误差小于所述预先确定的间隔，则所述时间-数字转换器向所述调制器提供所述定时延迟误差以降低所述输出电压。
23.根据权利要求21所述的方法，其中所述时间-数字转换器按周期性定时间隔测量所述逻辑链的所述定时延迟，并且其中所述逻辑链感测与所述设备相关联的电路部件的工艺变化。
24.根据权利要求21所述的方法，其中所述时间-数字转换器向所述调制器提供所述定时延迟误差作为反馈信号，以用于基于所述定时延迟误差调整所述输出电压，并且其中所述调制器使用组合逻辑部件将所述反馈信号与参考信号进行比较并确定所述反馈信号与所述参考信号之间的差异。
25.根据权利要求21所述的方法，其中所述逻辑链包括用于确定负载的性能的反相器逻辑链，并且其中所述稳压器联接到所述负载以便提供和调节所述负载的供电电压。
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