CN113922963A - 一种利用施密特触发采样的Glitch PUF - Google Patents

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Abstract

本发明公开了一种利用施密特触发采样的Glitch PUF，包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块，控制电路控制数据寄存器产生方波信号、128个毛刺产生电路产生毛刺信号输出以及128选1选择器选择毛刺信号输出，施密特毛刺采样模块对毛刺信号进行采样获得PUF响应输出，每个毛刺产生电路采用完全对称结构来产生毛刺信号，施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器；优点是输出响应稳定性较高，且不容易受温度和电压的波动影响，可靠性也较高。

Description

一种利用施密特触发采样的Glitch PUF
技术领域
本发明涉及一种Glitch PUF，尤其是涉及一种利用施密特触发采样的GlitchPUF。
背景技术
随着物联网技术的发展，物联网安全技术受到广泛关注。传统的防护措施是将密钥存储在非易失性存储器中，但是该种措施极易受到机器学习攻击，造成密钥泄露。物理不可克隆函数(Physical Unclonable Function,PUF)利用集成电路制造过程中存在随机的工艺偏差，实现对不同激励产生特定的激励响应对(Challenge Response Pairs,CRPs)。作为一种轻量级安全原语，PUF可以产生抵抗各种物理攻击的高安全性密钥，可有效解决无线射频识别和智能卡等物理实体安全问题。
Glitch PUF具有良好的非线性特性，可以很好地抵御建模攻击的威胁，保证信息安全。Suzuki等提出了一种利用门电路之间的延迟变量生成非线性毛刺波形的Glitch PUF架构。该Glitch PUF通过毛刺产生电路生成毛刺，并利用多级延迟采样电路获取毛刺信号并实现毛刺信号与输出响应的转化。但由于Glitch PUF在正常工作时，其供电电源的抖动也会产生毛刺信号(噪声)，从而影响多级延迟采样电路的采样结果，导致Glitch PUF输出响应受噪声影响，稳定性不高。此外Glitch PUF电路结构的不对称性使得其易受温度和电压的波动影响，可靠性不高。
发明内容
本发明所要解决的技术问题是提供一种输出响应稳定性较高，且不容易受温度和电压的波动影响，可靠性也较高的利用施密特触发采样的Glitch PUF。
本发明解决上述技术问题所采用的技术方案为：一种利用施密特触发采样的Glitch PUF，包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块；所述的数据寄存器具有输入端和输出端，每个所述的毛刺产生电路分别具有输入端、输出端和控制端，所述的128选1选择器具有128个输入端、选择端和输出端，所述的施密特毛刺采样模块具有输入端和输出端，所述的控制电路分别与所述的数据寄存器的输入端、每个毛刺产生电路的控制端和所述的128选1选择器的选择端连接，所述的数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与所述的128选1选择器的128个输入端一一对应连接所述的128选1选择器的输出端与所述的施密特毛刺采样模块的输入端连接，所述的控制电路用于控制所述的数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制所述的128选1选择器选择毛刺信号输出，所述的施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个所述的毛刺产生电路分别采用完全对称结构来产生毛刺信号，所述的施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器，所述的缓冲模块由n个缓冲器串联形成，n为大于等于2的整数，第1个缓冲器的输入端为所述的缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，…，n-1，第n个缓冲器的输出端为所述的缓冲模块的输出端，所述的D触发器具有时钟端、输入端和输出端，所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第三NMOS管的漏极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的施密特毛刺采样模块的输入端，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极接地，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极、所述的缓冲模块的输入端和所述的D触发器的输入端连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第二NMOS管的源极接地，所述的第四NMOS管的源极接地，所述的缓冲模块的输出端和所述的D触发器的时钟端连接，所述的D触发器的输出端为所述的施密特毛刺采样模块的输出端。
每个所述的毛刺产生电路分别包括结构相同的4个二输入或门、结构相同的4个反相器、结构相同的两个缓冲器、结构相同的两个二输入与门、二输入异或门、结构相同的8个延迟模块，所述的二输入或门具有第一输入端、第二输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的延迟模块具有输入端、输出端和控制端，4个所述的二输入或门的第一输入端和第二输入端均连接且其连接端为所述的毛刺产生电路得输入端，第1个二输入或门的输出端和第1个反相器的输入端连接，第2个二输入或门的输出端和第1个缓冲器的输入端连接，第3个二输入或门的输出端和第2个反相器的输入端连接，第4个二输入或门的输出端和第2个缓冲器的输入端连接，第1个反相器的输出端和第1个延迟模块的输入端连接，第1个缓冲器的输出端和第2个延迟模块的输入端连接，第2个反相器的输出端和第3个延迟模块的输入端连接，第2个缓冲器的输出端和第4个延迟模块的输入端连接，第1个延迟模块的输出端和第1个二输入与门的第一输入端连接，第2个延迟模块的输出端和第1个二输入与门的第二输入端连接，第3个延迟模块的输出端和第2个二输入与门的第一输入端连接，第4个延迟模块的输出端和第2个二输入与门的第二输入端连接，第1个二输入与门的输出端分别与第5个延迟模块的输入端和第6个延迟模块的输入端连接，第2个二输入与门的输出端分别与第7个延迟模块的输入端和第8个延迟模块的输入端连接，第5个延迟模块的输出端和第6个延迟模块的输出端均与第3个反相器的输入端连接，第7个延迟模块的输出端和第8个延迟模块的输出端均与第4个反相器的输入端连接，第3个反相器的输出端和所述的二输入异或门的第一输入端连接，第4个反相器的输出端和所述的二输入异或门的第二输入端连接，所述的二输入异或门的输出端为所述的毛刺产生电路的输出端，8个延迟模块的控制端连接且其连接端为所述的毛刺产生电路的控制端。
每个所述的延迟模块分别包括4个缓冲器和4选1选择器，所述的4选1选择器具有4个输入端、输出端和选择端，所述的4选一选择器的选择端为所述的延迟模块的控制端，所述的4选1选择器的输出端为所述的延迟模块的输出端，4个缓冲器的输出端与4选1选择器的4个输入端一一对应连接，将4个缓冲器分别称为第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器，所述的第一缓冲器的输入端为所述的延迟模块的输入端，所述的第二缓冲器的输入端和所述的第一缓冲器的输出端连接，所述的第三缓冲器的输入端和所述的第二缓冲器的输出端连接，所述的第四缓冲器的输入端和所述的第三缓冲器的输出端连接。
与现有技术相比，本发明的优点在于通过控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块构建Glitch PUF，数据寄存器具有输入端和输出端，每个毛刺产生电路分别具有输入端、输出端和控制端，128选1选择器具有128个输入端、选择端和输出端，施密特毛刺采样模块具有输入端和输出端，控制电路分别与数据寄存器的输入端、每个毛刺产生电路的控制端和128选1选择器的选择端连接，数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与128选1选择器的128个输入端一一对应连接128选1选择器的输出端与施密特毛刺采样模块的输入端连接，控制电路用于控制数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制128选1选择器选择毛刺信号输出，施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个毛刺产生电路分别采用完全对称结构来产生毛刺信号，施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器，缓冲模块由n个缓冲器串联形成，n为大于等于2的整数，第1个缓冲器的输入端为缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，…，n-1，第n个缓冲器的输出端为缓冲模块的输出端，D触发器具有时钟端、输入端和输出端，第一PMOS管的源极、第四PMOS管的源极和第三NMOS管的漏极均接入电源，第一PMOS管的漏极、第二PMOS管的源极和第三PMOS管的源极连接，第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极连接且其连接端为施密特毛刺采样模块的输入端，第二PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极、第四PMOS管的栅极和第四NMOS管的栅极连接，第三PMOS管的漏极接地，第四PMOS管的漏极、第四NMOS管的漏极、缓冲模块的输入端和D触发器的输入端连接，第一NMOS管的源极、第二NMOS管的漏极和第三NMOS管的源极连接，第二NMOS管的源极接地，第四NMOS管的源极接地，缓冲模块的输出端和D触发器的时钟端连接，D触发器的输出端为施密特毛刺采样模块的输出端，施密特毛刺采样模块中，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管构成施密特降噪模块，缓冲模块和D触发器构成毛刺宽度检测模块，其中第一PMOS管和第二PMOS管堆叠设置，用于将节点Z(第二PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极、第四PMOS管的栅极和第四NMOS管的栅极的连接节点)电平拉高，第一NMOS管和第二NMOS管堆叠设置，用于将节点Z电平下拉，第三PMOS管和第三NMOS管作为反馈晶体管，通过输出反馈信号来提高施密特降噪模块的开关阈值，当施密特毛刺采样模块的输入端接入0电平时，施密特降噪模块的输出节点OUT(第四PMOS管的漏极和第四NMOS管的漏极的连接节点)为0，第三NMOS管导通，当施密特毛刺采样模块的输入端从0→1过渡时，第三NMOS管通过提高第二NMOS管的源极电位来保持输出节点OUT为1，此时由于中间节点X(第一NMOS管的源极、第二NMOS管的漏极和第三NMOS管的源极的连接节点)电压上升，导致第一NMOS管的源极和衬底之间电压大于0，第一NMOS管的阈值电压提高，从而施密特降噪模块产生更高的开关阈值；当施密特毛刺采样模块的输入端接入1电平时，施密特降噪模块的输出节点OUT为1，第二PMOS管导通，节点Y(第一PMOS管的漏极、第二PMOS管的源极和第三PMOS管的源极的连接节点)通过第二PMOS管放电，此时，施密特降噪模块的开关阈值也能够通过输入的信号1→0转换期间的反馈机制来提高；施密特降噪模块通过增加反馈晶体管，实现具有迟滞特性的输出信号，提高施密特毛刺采样模块抗噪声能力，毛刺宽度检测模块对经过施密特降噪模块得到的稳定毛刺信号进行采样，毛刺宽度检测模块中的缓冲模块的延时根据毛刺信号的宽度进行设置，当毛刺信号的宽度等于缓冲模块的延时，理论上D触发器有50％的概率采集到毛刺信号，当毛刺信号的宽度大于缓冲模块的的的延时，毛刺信号能被顺利采样，施密特毛刺采样模块的输出端输出逻辑1，反之，则输出逻辑0，施密特毛刺采样模块能够对噪声进行过滤，得到由毛刺产生电路产生的稳定毛刺信号，并通过检测毛刺信号的宽度获得具有鲁棒性的PUF响应，由此本发明输出响应稳定性较高，且不容易受温度和电压的波动影响，可靠性也较高。
附图说明
图1为本发明的利用施密特触发采样的Glitch PUF的结构图；
图2为本发明的利用施密特触发采样的Glitch PUF的施密特毛刺采样模块的电路图；
图3为本发明的利用施密特触发采样的Glitch PUF的毛刺产生电路的电路图；
图4为本发明的利用施密特触发采样的Glitch PUF的延迟模块的电路图；
图5为本发明的利用施密特触发采样的Glitch PUF的输出响应灰度图；
图6为本发明的利用施密特触发采样的Glitch PUF的输出响应汉明距离图；
图7为本发明的利用施密特触发采样的Glitch PUF的输出响应ACF图；
图8为电压对本发明的利用施密特触发采样的Glitch PUF的输出响应影响图；
图9为温度对本发明的利用施密特触发采样的Glitch PUF的输出响应影响图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1和图2所示，一种利用施密特触发采样的Glitch PUF，包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块；数据寄存器具有输入端和输出端，每个毛刺产生电路分别具有输入端、输出端和控制端，128选1选择器具有128个输入端、选择端和输出端，施密特毛刺采样模块具有输入端和输出端，控制电路分别与数据寄存器的输入端、每个毛刺产生电路的控制端和128选1选择器的选择端连接，数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与128选1选择器的128个输入端一一对应连接128选1选择器的输出端与施密特毛刺采样模块的输入端连接，控制电路用于控制数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制128选1选择器选择毛刺信号输出，施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个毛刺产生电路分别采用完全对称结构来产生毛刺信号，施密特毛刺采样模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、缓冲模块和D触发器J1，缓冲模块由n个缓冲器I1～In串联形成，n为大于等于2的整数，第1个缓冲器C1I1的输入端为缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，…，n-1，第n个缓冲器In的输出端为缓冲模块的输出端，D触发器J1具有时钟端、输入端和输出端，第一PMOS管P1的源极、第四PMOS管P4的源极和第三NMOS管N3的漏极均接入电源VDD，第一PMOS管P1的漏极、第二PMOS管P2的源极和第三PMOS管P3的源极连接，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为施密特毛刺采样模块的输入端，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极、第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第三PMOS管P3的漏极接地，第四PMOS管P4的漏极、第四NMOS管N4的漏极、缓冲模块的输入端和D触发器J1的输入端连接，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第二NMOS管N2的源极接地，第四NMOS管N4的源极接地，缓冲模块的输出端和D触发器J1的时钟端连接，D触发器J1的输出端为施密特毛刺采样模块的输出端。
如图3所示，本实施例中，每个毛刺产生电路分别包括结构相同的4个二输入或门A1～A4、结构相同的4个反相器B1～B4、结构相同的两个缓冲器C1和C2、结构相同的两个二输入与门D1和D2、二输入异或门E1、结构相同的8个延迟模块F1～F8，二输入或门具有第一输入端、第二输入端和输出端，二输入与门具有第一输入端、第二输入端和输出端，二输入异或门E1具有第一输入端、第二输入端和输出端，延迟模块具有输入端、输出端和控制端，4个二输入或门的第一输入端和第二输入端均连接且其连接端为毛刺产生电路得输入端，第1个二输入或门A1的输出端和第1个反相器B1的输入端连接，第2个二输入或门A2的输出端和第1个缓冲器C1的输入端连接，第3个二输入或门A3的输出端和第2个反相器B2的输入端连接，第4个二输入或门A4的输出端和第2个缓冲器C2的输入端连接，第1个反相器B1的输出端和第1个延迟模块F1的输入端连接，第1个缓冲器C1的输出端和第2个延迟模块F2的输入端连接，第2个反相器B2的输出端和第3个延迟模块F3的输入端连接，第2个缓冲器C2的输出端和第4个延迟模块F4的输入端连接，第1个延迟模块F1的输出端和第1个二输入与门D1的第一输入端连接，第2个延迟模块F2的输出端和第1个二输入与门D1的第二输入端连接，第3个延迟模块F3的输出端和第2个二输入与门D2的第一输入端连接，第4个延迟模块F4的输出端和第2个二输入与门D2的第二输入端连接，第1个二输入与门D1的输出端分别与第5个延迟模块F5的输入端和第6个延迟模块F6的输入端连接，第2个二输入与门D2的输出端分别与第7个延迟模块F7的输入端和第8个延迟模块F8的输入端连接，第5个延迟模块F5的输出端和第6个延迟模块F6的输出端均与第3个反相器B3的输入端连接，第7个延迟模块F7的输出端和第8个延迟模块F8的输出端均与第4个反相器B4的输入端连接，第3个反相器B3的输出端和二输入异或门E1的第一输入端连接，第4个反相器B4的输出端和二输入异或门E1的第二输入端连接，二输入异或门E1的输出端为毛刺产生电路的输出端，8个延迟模块的控制端连接且其连接端为毛刺产生电路的控制端。
如图4所示，本实施例中，每个延迟模块分别包括4个缓冲器G1～G4和4选1选择器H1，4选1选择器H1具有4个输入端、输出端和选择端，4选一选择器的选择端为延迟模块的控制端，4选1选择器H1的输出端为延迟模块的输出端，4个缓冲器的输出端与4选1选择器H1的4个输入端一一对应连接，将4个缓冲器分别称为第一缓冲器G1、第二缓冲器G2、第三缓冲器G3和第四缓冲器G4，第一缓冲器G1的输入端为延迟模块的输入端，第二缓冲器G2的输入端和第一缓冲器G1的输出端连接，第三缓冲器G3的输入端和第二缓冲器G2的输出端连接，第四缓冲器G4的输入端和第三缓冲器G3的输出端连接。
在TSMC 65nm CMOS工艺下，采用cadence virtuoso软件完成本发明的利用施密特触发采样的Glitch PUF设计，并完成其版图设计。为验证本发明的利用施密特触发采样的Glitch PUF的性能，使用HSPICE工具对本发明的利用施密特触发采样的Glitch PUF进行了仿真。实验结果采用随机性、唯一性、自相关性和稳定性四种常用的性能指标评估本发明的利用施密特触发采样的Glitch PUF。
一、随机性
随机性由PUF电路输出逻辑1的概率计算，理想情况下逻辑0和1概率相同，随机性为100％。随机性计算如公式(1)所示：
Randomness ＝ (1-|2P(r＝1)-1|)×100％ (1)
式中P(r＝1)为响应中逻辑1的概率。由图5所示是是测试16个Glitch PUF的灰度图。图中白色像素代表PUF响应输出逻辑0，黑色像素代表PUF响应输出逻辑1，经过统计，输出响应中逻辑0和逻辑1分别为49.95％和50.05％，可以发现本发明的Glitch PUF具有良好的随机性。
通过美国国家标准技术(National Institute of Standards and Technology,NIST)测试评估PUF的随机性，是一种更加严格和系统的方法。NIST测试中，评估p值以量化PUF输出响应的随机性。一般认为评估数据的p值大于0.01，则密钥的随机性置信度达到99％，并且p值越高表明数据随机性的置信度越高。对Glitch PUF的输出响应进行NIST测试，各项结果如表1所示。从表中可知，本发明的利用施密特触发采样的Glitch PUF的响应可以通过所有适用的NIST测试，并且测试得到的平均p值都相对较高，表明该PUF具有较高随机性。
表1
Figure BDA0003263783710000081
Figure BDA0003263783710000091
二、唯一性
唯一性表征同类型PUF电路中任意个体间的区分度，即产生唯一标识自身数字信息的能力。通常采用统计同一类型PUF不同个体输出响应间汉明距离(Hamming Distance，HD)的方式衡量，理想情况下平均汉明距离(Hamming Distance,HD)为响应长度的50％。k个PUF的片间汉明距离均值E(HDinter)可通过式(4)计算：
Figure BDA0003263783710000092
其中，ri和rj分别表示第i和第j个PUF电路在相同激励下产生的n比特响应。统计50次Monte Carlo仿真输出响应的HD分布如图6所示，服从数学期望μ＝0.5003，标准差σ＝0.0494的正态分布。通过式(4)计算E(HDinter)为50.03％，接近理想值。
三、自相关性
电路模块处于芯片中不同的位置可能会对电路的性能产生影响，在PUF电路中则表现为生成数据与PUF单元位置呈现一定的函数关系，对PUF安全性造成威胁。因此，PUF电路生成的密钥应独立于PUF单元的位置，不受芯片内部电路布局的影响。PUF电路的空间独立性可以利用自相关函数(Auto-correlation Function，ACF)评估。对本发明的利用施密特触发采样的Glitch PUF输出数据流进行ACF测试，结果如图7所示。由图7可知，本发明的利用施密特触发采样的Glitch PUF在95％置信区间情况下σ＝0.02，均值接近于0。表明本发明的利用施密特触发采样的Glitch PUF产生的每比特数据与相邻位数据基本独立，PUF数据与版图布局没有必然的相关性。
四、稳定性
温度与电压波动将影响电路的稳定性，为了证明本发明的利用施密特触发采样的Glitch PUF对电源电压变化和对温度变化的鲁棒性，如图8所示，在三种不同的TT、SF和FS工艺角下，供电电压从0.8V到1.4V，PUF响应输出逻辑1的概率总体呈下降趋势。但逻辑1的数目变化较小，接近50％的理想值。体现电压的变化对本发明的利用施密特触发采样的Glitch PUF的影响较小。由于本发明的利用施密特触发采样的Glitch PUF运用完全对称结构且每条路径上的器件数量完全相同，对电压的变化具有一定的抵抗性。如图9所示，测试本发明的利用施密特触发采样的Glitch PUF，在三种不同的TT、SF和FS工艺角下，温度从-25℃到125℃变化，每隔25℃测量PUF电路的输出响应。可以看出在三种工艺角下逻辑1的数目变化较小，逻辑0与逻辑1分布都接近50％。因此本发明的利用施密特触发采样的GlitchPUF对电压变化和温度变化不敏感，体现出本发明的利用施密特触发采样的Glitch PUF具有良好的稳定性。

Claims (3)

1.一种利用施密特触发采样的Glitch PUF，其特征在于包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块；
所述的数据寄存器具有输入端和输出端，每个所述的毛刺产生电路分别具有输入端、输出端和控制端，所述的128选1选择器具有128个输入端、选择端和输出端，所述的施密特毛刺采样模块具有输入端和输出端，所述的控制电路分别与所述的数据寄存器的输入端、每个毛刺产生电路的控制端和所述的128选1选择器的选择端连接，所述的数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与所述的128选1选择器的128个输入端一一对应连接所述的128选1选择器的输出端与所述的施密特毛刺采样模块的输入端连接，所述的控制电路用于控制所述的数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制所述的128选1选择器选择毛刺信号输出，所述的施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个所述的毛刺产生电路分别采用完全对称结构来产生毛刺信号，所述的施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器，所述的缓冲模块由n个缓冲器串联形成，n为大于等于2的整数，第1个缓冲器的输入端为所述的缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，…，n-1，第n个缓冲器的输出端为所述的缓冲模块的输出端，所述的D触发器具有时钟端、输入端和输出端，所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第三NMOS管的漏极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的施密特毛刺采样模块的输入端，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极接地，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极、所述的缓冲模块的输入端和所述的D触发器的输入端连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第二NMOS管的源极接地，所述的第四NMOS管的源极接地，所述的缓冲模块的输出端和所述的D触发器的时钟端连接，所述的D触发器的输出端为所述的施密特毛刺采样模块的输出端。
2.根据权利要求1所述的一种利用施密特触发采样的Glitch PUF，其特征在于每个所述的毛刺产生电路分别包括结构相同的4个二输入或门、结构相同的4个反相器、结构相同的两个缓冲器、结构相同的两个二输入与门、二输入异或门、结构相同的8个延迟模块，所述的二输入或门具有第一输入端、第二输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的延迟模块具有输入端、输出端和控制端，4个所述的二输入或门的第一输入端和第二输入端均连接且其连接端为所述的毛刺产生电路得输入端，第1个二输入或门的输出端和第1个反相器的输入端连接，第2个二输入或门的输出端和第1个缓冲器的输入端连接，第3个二输入或门的输出端和第2个反相器的输入端连接，第4个二输入或门的输出端和第2个缓冲器的输入端连接，第1个反相器的输出端和第1个延迟模块的输入端连接，第1个缓冲器的输出端和第2个延迟模块的输入端连接，第2个反相器的输出端和第3个延迟模块的输入端连接，第2个缓冲器的输出端和第4个延迟模块的输入端连接，第1个延迟模块的输出端和第1个二输入与门的第一输入端连接，第2个延迟模块的输出端和第1个二输入与门的第二输入端连接，第3个延迟模块的输出端和第2个二输入与门的第一输入端连接，第4个延迟模块的输出端和第2个二输入与门的第二输入端连接，第1个二输入与门的输出端分别与第5个延迟模块的输入端和第6个延迟模块的输入端连接，第2个二输入与门的输出端分别与第7个延迟模块的输入端和第8个延迟模块的输入端连接，第5个延迟模块的输出端和第6个延迟模块的输出端均与第3个反相器的输入端连接，第7个延迟模块的输出端和第8个延迟模块的输出端均与第4个反相器的输入端连接，第3个反相器的输出端和所述的二输入异或门的第一输入端连接，第4个反相器的输出端和所述的二输入异或门的第二输入端连接，所述的二输入异或门的输出端为所述的毛刺产生电路的输出端，8个延迟模块的控制端连接且其连接端为所述的毛刺产生电路的控制端。
3.根据权利要求2所述的一种利用施密特触发采样的Glitch PUF，其特征在于每个所述的延迟模块分别包括4个缓冲器和4选1选择器，所述的4选1选择器具有4个输入端、输出端和选择端，所述的4选一选择器的选择端为所述的延迟模块的控制端，所述的4选1选择器的输出端为所述的延迟模块的输出端，4个缓冲器的输出端与4选1选择器的4个输入端一一对应连接，将4个缓冲器分别称为第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器，所述的第一缓冲器的输入端为所述的延迟模块的输入端，所述的第二缓冲器的输入端和所述的第一缓冲器的输出端连接，所述的第三缓冲器的输入端和所述的第二缓冲器的输出端连接，所述的第四缓冲器的输入端和所述的第三缓冲器的输出端连接。
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