CN113922340B - 一种用于驱动芯片中高侧功率管的短路保护电路 - Google Patents
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Abstract
本发明公开一种用于驱动芯片中高侧功率管的短路保护电路，属于电子电路技术领域，包括短路检测电路、延时产生电路和栅源压差限制电路三个模块；所述短路检测电路判定高侧功率管是否发生短路；所述延时产生电路在高侧功率管尝试开启初期对短路检测进行屏蔽，防止短路保护误触发；所述栅源压差限制电路依据工作状态对高侧功率管栅源压差进行不同程度限制，实现最优保护，无需额外栅极保护电路，可大幅缩减芯片面积。
Description
技术领域
本发明涉及电子电路技术领域，特别涉及一种用于驱动芯片中高侧功率管的短路保护电路。
背景技术
驱动芯片是集逻辑控制、检测保护和功率输出于一体的智能IC单元，因其具有控制模式简单和高度集成等优点而被大量应用于汽车和消费电子领域。驱动芯片工作环境复杂，容易发生负载短路故障，因此研究其高侧功率管的短路保护具有重要意义。
目前驱动芯片中高侧功率管短路保护一般通过如下方案实现：
(1)依据高侧功率管Vds判定短路是否发生，该方案检测精度受温度、工艺波动影响，误差较大；
(2)依据高侧功率管中电流判定短路是否发生，该方案需在输出电流路径上串联电阻，影响工作效率，无法用于大功率工作条件；
(3)依据高侧功率管Vgs判定短路是否发生，该方案逻辑控制繁琐，电路实现复杂。
发明内容
本发明的目的在于提供一种用于驱动芯片中高侧功率管的短路保护电路，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种用于驱动芯片中高侧功率管的短路保护电路，包括：
短路检测电路，判定高侧功率管是否发生短路；
延时产生电路，在高侧功率管尝试开启初期对短路检测进行屏蔽，防止短路保护误触发；
栅源压差限制电路，依据工作状态对高侧功率管栅源压差进行不同程度限制，实现最优保护。
可选的，所述短路检测电路包括NMOS管MN21～MN23、PMOS管MP21～MP24、电阻R21和电流源I21；
NMOS管MN21的漏端接其自身栅端，栅端接NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN22的漏端接PMOS管MP21的漏端，栅端接NMOS管MN21的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN23的漏端接PMOS管MP24的漏端，栅端接NMOS管MN21的栅端和NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；
PMOS管MP21的漏端接其自身栅端，栅端接其自身漏端，源端接输入电源VIN；
PMOS管MP22的漏端接其自身栅端，栅端接PMOS管MP24的栅端，源端接输入电源VIN；
PMOS管MP23的漏端接电阻R21的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP22的漏端；
PMOS管MP24的漏端接NMOS管MN23的漏端，栅端接PMOS管MP22的栅端，源端接输入电源VIN；
电阻R21的第一端接PMOS管MP23的漏端，第二端接芯片输出VOUT；
电流源I21的第一端接输入电源VIN，第二端接NMOS管MN21的漏端。
可选的，所述延时产生电路包括NMOS管MN24～MN25、PMOS管MP25～MP26、电阻R22、三极管Q21、电容C21、反相器INV21、或门OR21和比较器COMP21；
NMOS管MN24的漏端接输入电源VIN，栅端接浮动电源轨地VGND_float，源端接NMOS管MN25的漏端；
NMOS管MN25的漏端接电容C21的第一端，栅端接三极管Q21的集电极，源端接三极管Q21的基极；
PMOS管MP25的漏端接三极管Q21的集电极，栅端接PMOS管MP21的栅端，源端接输入电源VIN；
PMOS管MP26的漏端接电阻R22的第一端，栅端接PMOS管MP21的栅端，源端接输入电源VIN；
三极管Q21的集电极接NMOS管MN25的栅端，基极接NMOS管MN25的源端，发射极接浮动电源轨地VGND_float；
电阻R22的第一端接比较器COMP21的负输入端，第二端接浮动电源轨地VGND_float；电容C21的第一端接输入电源VIN，第二端接NMOS管MN25的漏端；反相器INV21的输入端接PMOS管MP24的漏端，输出端接或门OR21的第一输入端；或门OR21的第二输入端接比较器COMP21的输出端，输出端接短路判定信号SHORT；比较器COMP21的正输入端接电容C21的第二端，输出端接延时锁定判定信号LOCK。
可选的，所述栅源压差限制电路包括NMOS管MN31～MN38、PMOS管MP31～MP38、三极管Q31～Q32、二极管D31～D34、电阻R30～R39、电流源I31、反向器INV31～INV32；
NMOS管MN31的漏端接电流源I31的第二端，栅端接其自身漏端，源端接浮动电源轨地VGND_float；
NMOS管MN32的漏端接NMOS管MN34的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN33的漏端接NMOS管MN36的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN34的漏端接电阻R30的第二端，栅端接反相器INV32的输出端，源端接NMOS管MN32的漏端；
NMOS管MN35的漏端接二极管D34的负端，栅端接反相器INV32的输出端，源端接浮动电源轨地VGND_float；
NMOS管MN36的漏端接PMOS管MP36的漏端，栅端接反相器INV31的输出端，源端接NMOS管MN33的漏端；
NMOS管MN37的漏端接二极管D33的负端，栅端接电阻R38的第一端，源端接浮动电源轨地VGND_float；
NMOS管MN38的漏端接电阻R35的第一端，栅端接电阻R37的第一端，源端接浮动电源轨地VGND_float；
PMOS管MP31的漏端接电阻R38的第一端，栅端接电阻R30的第二端，源端接高侧功率管的栅端GATE；
PMOS管MP32的漏端接电阻R33的第二端，栅端接二极管D33的正端，源端接电阻R33的第一端；
PMOS管MP33的漏端接其自身栅端，栅端接PMOS管MP34的栅端，源端接高侧功率管的栅端GATE；
PMOS管MP34的漏端接PMOS管MP35的栅端，栅端接PMOS管MP33的栅端，源端接高侧功率管的栅端GATE；
PMOS管MP35的漏端接芯片输出VOUT，栅端接PMOS管MP34的漏端，源端接高侧功率管的栅端GATE；
PMOS管MP36的漏端接其自身栅端，栅端接PMOS管MP37的栅端，源端接二极管D31的负端；
PMOS管MP37的漏端接PMOS管MP38的源端，栅端接PMOS管MP36的栅端，源端接二极管D32的负端；
PMOS管MP38的漏端电阻R37的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP37的漏端；
三极管Q31的集电极接PMOS管MP33的漏端，基极接三极管Q32的基极，发射极接电阻R36的第一端；三极管Q32的集电极接PMOS管MP34的漏端，基极接三极管Q31的基极，发射极接电阻R36的第二端；
二极管D31的正端接输入电源VIN，负端接PMOS管MP36的源端；二极管D32的正端接高侧功率管的栅端GATE，负端接PMOS管MP37的源端；二极管D33的正端接电阻R31的第二端，负端接NMOS管MN37的漏端；二极管D34的正端接电阻R31的第二端，负端接NMOS管MN35的漏端；
电阻R30的第一端接输入电源VIN，第二端接NMOS管MN34的漏端；电阻R31的第一端接高侧功率管的栅端GATE，第二端接二极管D33的正端；电阻R32的第一端接高侧功率管的栅端GATE，第二端接电阻R33的第一端；电阻R33的第一端接电阻R32的第二端，第二端接电阻R34的第一端；电阻R34的第一端接电阻R33的第二端，第二端接电阻R35的第一端；电阻R35的第一端接电阻R34的第二端，第二端接芯片输出VOUT；电阻R36的第一端接三极管Q31的发射极，第二端接电阻R39的第一端；电阻R37的第一端接PMOS管MP38的漏端，第二端接芯片输出VOUT；电阻R38的第一端接PMOS管MP31的漏端，第二端接芯片输出VOUT；电阻R39的第一端接电阻R36的第二端，第二端接芯片输出VOUT；电流源I31的第一端接输入电源VIN，第二端接NMOS管MN31的漏端。
在本发明提供的用于驱动芯片中高侧功率管的短路保护电路中，包括短路检测电路、延时产生电路和栅源压差限制电路三个模块；所述短路检测电路判定高侧功率管是否发生短路；所述延时产生电路在高侧功率管尝试开启初期对短路检测进行屏蔽，防止短路保护误触发；所述栅源压差限制电路依据工作状态对高侧功率管栅源压差进行不同程度限制，实现最优保护，无需额外栅极保护电路，可大幅缩减芯片面积。
附图说明
图1为驱动芯片中高侧功率管整体驱动结构示意图；
图2为浮动电源轨电路结构示意图；
图3为本发明提出的用于驱动芯片中高侧功率管的短路保护电路结构示意图；
图4为本发明提出的短路保护电路中短路检测电路和延时产生电路结构示意图；
图5为本发明提出的短路保护电路中栅源压差限制电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种用于驱动芯片中高侧功率管的短路保护电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1所示为驱动芯片中高侧功率管整体驱动结构，包括浮动电源轨、欠压过温保护电电路、逻辑控制模块、电荷泵、栅驱动和断路保护电路。浮动电源轨用于产生一个跟随电源电压VIN变化而变化的浮动地VGND_float。该浮动电源轨(VIN～VGND_float)为逻辑控制模块、电荷泵和各保护电路供电。
图2为浮动电源轨电路结构示意图，其中MN11为使能管，当使能信号EN接低时MN11关断，VGND_float与VIN相等，此时浮动电源轨未建立。当使能信号EN接高时MN11开启，VGND_float通过MP16被下拉，浮动电源轨开始建立。MP11为耗尽型PMOS管，当使能信号EN无效时可将VGND_float快速拉升。D11为齐纳二极管，防止VIN跳变时，VGND_float与VIN瞬间压差过大。MP15和MP16为高压PLDMOS，可防止其余器件因耐压过高而发生击穿损坏。
浮动电源轨最终输出通过带隙结构获得，核心思想为利用负反馈在R14两端产生零温度系数电压，最终VGND_float表达式为：
式(1)中N代表三极管Q12和Q11的发射极面积比，VBE(Q11)代表三极管Q11基极与发射极压差。
如图3所示为本发明的短路保护电路的结构示意图，包括短路检测电路、延时产生电路和栅源压差限制电路三个模块；所述短路检测电路判定高侧功率管是否发生短路；所述延时产生电路在高侧功率管尝试开启初期对短路检测进行屏蔽，防止短路保护误触发；所述栅源压差限制电路依据工作状态对高侧功率管栅源压差进行不同程度限制，实现最优保护。
如图4所示，所述短路检测电路包括NMOS管MN21～MN23、PMOS管MP21～MP24、电阻R21和电流源I21；NMOS管MN21的漏端接其自身栅端，栅端接NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；NMOS管MN22的漏端接PMOS管MP21的漏端，栅端接NMOS管MN21的栅端，源端接浮动电源轨地VGND_float；NMOS管MN23的漏端接PMOS管MP24的漏端，栅端接NMOS管MN21的栅端和NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；PMOS管MP21的漏端接其自身栅端，栅端接其自身漏端，源端接输入电源VIN；PMOS管MP22的漏端接其自身栅端，栅端接PMOS管MP24的栅端，源端接输入电源VIN；PMOS管MP23的漏端接电阻R21的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP22的漏端；PMOS管MP24的漏端接NMOS管MN23的漏端，栅端接PMOS管MP22的栅端，源端接输入电源VIN；电阻R21的第一端接PMOS管MP23的漏端，第二端接芯片输出VOUT；电流源I21的第一端接输入电源VIN，第二端接NMOS管MN21的漏端。
请继续参阅图4，所述延时产生电路包括NMOS管MN24～MN25、PMOS管MP25～MP26、电阻R22、三极管Q21、电容C21、反相器INV21、或门OR21和比较器COMP21；NMOS管MN24的漏端接输入电源VIN，栅端接浮动电源轨地VGND_float，源端接NMOS管MN25的漏端；NMOS管MN25的漏端接电容C21的第一端，栅端接三极管Q21的集电极，源端接三极管Q21的基极；PMOS管MP25的漏端接三极管Q21的集电极，栅端接PMOS管MP21的栅端，源端接输入电源VIN；PMOS管MP26的漏端接电阻R22的第一端，栅端接PMOS管MP21的栅端，源端接输入电源VIN；三极管Q21的集电极接NMOS管MN25的栅端，基极接NMOS管MN25的源端，发射极接浮动电源轨地VGND_float；电阻R22的第一端接比较器COMP21的负输入端，第二端接浮动电源轨地VGND_float；电容C21的第一端接输入电源VIN，第二端接NMOS管MN25的漏端；反相器INV21的输入端接PMOS管MP24的漏端，输出端接或门OR21的第一输入端；或门OR21的第二输入端接比较器COMP21的输出端，输出端接短路判定信号SHORT；比较器COMP21的正输入端接电容C21的第二端，输出端接延时锁定判定信号LOCK。
如图5所示，所述栅源压差限制电路包括NMOS管MN31～MN38、PMOS管MP31～MP38、三极管Q31～Q32、二极管D31～D34、电阻R30～R39、电流源I31、反向器INV31～INV32；NMOS管MN31的漏端接电流源I31的第二端，栅端接其自身漏端，源端接浮动电源轨地VGND_float；NMOS管MN32的漏端接NMOS管MN34的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；NMOS管MN33的漏端接NMOS管MN36的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；NMOS管MN34的漏端接电阻R30的第二端，栅端接反相器INV32的输出端，源端接NMOS管MN32的漏端；NMOS管MN35的漏端接二极管D34的负端，栅端接反相器INV32的输出端，源端接浮动电源轨地VGND_float；NMOS管MN36的漏端接PMOS管MP36的漏端，栅端接反相器INV31的输出端，源端接NMOS管MN33的漏端；NMOS管MN37的漏端接二极管D33的负端，栅端接电阻R38的第一端，源端接浮动电源轨地VGND_float；NMOS管MN38的漏端接电阻R35的第一端，栅端接电阻R37的第一端，源端接浮动电源轨地VGND_float；PMOS管MP31的漏端接电阻R38的第一端，栅端接电阻R30的第二端，源端接高侧功率管的栅端GATE；PMOS管MP32的漏端接电阻R33的第二端，栅端接二极管D33的正端，源端接电阻R33的第一端；PMOS管MP33的漏端接其自身栅端，栅端接PMOS管MP34的栅端，源端接高侧功率管的栅端GATE；PMOS管MP34的漏端接PMOS管MP35的栅端，栅端接PMOS管MP33的栅端，源端接高侧功率管的栅端GATE；PMOS管MP35的漏端接芯片输出VOUT，栅端接PMOS管MP34的漏端，源端接高侧功率管的栅端GATE；PMOS管MP36的漏端接其自身栅端，栅端接PMOS管MP37的栅端，源端接二极管D31的负端；PMOS管MP37的漏端接PMOS管MP38的源端，栅端接PMOS管MP36的栅端，源端接二极管D32的负端；PMOS管MP38的漏端电阻R37的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP37的漏端；三极管Q31的集电极接PMOS管MP33的漏端，基极接三极管Q32的基极，发射极接电阻R36的第一端；三极管Q32的集电极接PMOS管MP34的漏端，基极接三极管Q31的基极，发射极接电阻R36的第二端；二极管D31的正端接输入电源VIN，负端接PMOS管MP36的源端；二极管D32的正端接高侧功率管的栅端GATE，负端接PMOS管MP37的源端；二极管D33的正端接电阻R31的第二端，负端接NMOS管MN37的漏端；二极管D34的正端接电阻R31的第二端，负端接NMOS管MN35的漏端；电阻R30的第一端接输入电源VIN，第二端接NMOS管MN34的漏端；电阻R31的第一端接高侧功率管的栅端GATE，第二端接二极管D33的正端；电阻R32的第一端接高侧功率管的栅端GATE，第二端接电阻R33的第一端；电阻R33的第一端接电阻R32的第二端，第二端接电阻R34的第一端；电阻R34的第一端接电阻R33的第二端，第二端接电阻R35的第一端；电阻R35的第一端接电阻R34的第二端，第二端接芯片输出VOUT；电阻R36的第一端接三极管Q31的发射极，第二端接电阻R39的第一端；电阻R37的第一端接PMOS管MP38的漏端，第二端接芯片输出VOUT；电阻R38的第一端接PMOS管MP31的漏端，第二端接芯片输出VOUT；电阻R39的第一端接电阻R36的第二端，第二端接芯片输出VOUT；电流源I31的第一端接输入电源VIN，第二端接NMOS管MN31的漏端。
短路检测电路和延时产生电路工作原理分析：
图4中所示短路检测电路通过VIN与VOUT压差判定输出是否发生短路故障。延时产生电路在EN变高即浮动电源轨电路使能有效后，使得锁定判定信号LOCK延时一段时间后输出低电平，避免高侧功率管刚开启时因VIN与VOUT压差过大导致短路保护误触发。
PMOS管MP23为高压PLDMOS管，可防止PMOS管MP22和PMOS管MP24因栅-源压差过高而发生击穿损坏。通常VIN与VGND_float间压差远大于PMOS管MP23阈值电压绝对值，且PMOS管MP22和MP24构成的电流镜具有较大宽长比，因此可认为处于深线性区的PMOS管MP23其导通电阻近似不变。
当EN变高后，浮动电源轨开始建立，PMOS管MP23导通且处于深度线性区，则PMOS管MP22中电流IMP22与VIN-VOUT关系为：
R＝R21+RON(MP23) (4)
其中，VTH(MP22)为，μP代表电子迁移率，COX代表MOS管栅氧化层单位面积电容，(W/L)MP22代表MP22宽长比，RON(MP23)代表MP23导通电阻。
从(2)式可知，IMP22与VIN-VOUT近似成线性关系，因此可用IMP22表征VIN-VOUT。
PMOS管MP24等比例镜像MP22电流，当PMOS管MP24中电流大于NMOS管MN23中电流时，反相器INV21输出低电平，代表VIN与VOUT间压差大于设定值。此时若LOCK为高，则或门OR21继续输出高电平，后续子电路保持正常工作。若LOCK为低，则或门OR21输出低电平，后续逻辑控制将配合栅源压差限制电路将高侧功率管栅源电压限制在其阈值电压之下，使高侧功率管快速关断。
延时产生电路中NMOS管MN24作用为当浮动电源轨未建立时对电容C21进行预充电。当浮动电源轨刚建立时NMOS管MN24关断，A点电位接近VIN并大于B点电位，因此LOCK为高电平，可实现高侧功率管开启初期对短路保护检测的屏蔽。此后经三极管Q21基极电流对电容C21的持续放电，A点电位会降低，当A点电位最终低于B点电位时LOCK变高，即延时屏蔽结束，此时SHORT与反相器INV21输出同相。调节电容C21和三极管Q21的基极电流大小即可设定任意所需延时时间。
栅源压差限制电路工作原理分析：
图5中所示栅源压差限制电路分三种情况对高侧功率管栅源电压(Vgs)进行限制：
1、高侧功率管未开启且当VOUT＝0时，较大幅度限制Vgs，可防止开启时电流过大，发热严重；
2、高侧功率管已开启且VOUT正常工作，限制Vgs低于功率管栅氧击穿电压，充当功率管栅极电压保护功能；
3、高侧功率管开启后VOUT发生短路，限制Vgs低于功率管阈值电压，迅速关断功率管。
栅源压差限制电路由压差选择电路和稳压电路两部分构成。压差选择电路依据SHORT和LOCK状态决定稳压电路输出。稳压电路采用带隙结构，通过调节PMOS管MP35下拉电流大小来调节GATE与VOUT间压差即功率管Vgs。
二极管D31和D32构成一个选通电路，确保PMOS管MP36源端电位为VIN与GATE中较大值减去一个二极管导通压降，使得当VOUT接近VIN时NMOS管MN38依然能正常开启。
二极管D33和D34构成一个选通电路，确保当NMOS管MN34和MN35开启后PMOS管MP32栅端电位为VGND_float与VOUT中较小值加上一个二极管导通压降，使得当VOUT发生短路时PMOS管MP32依然能正常开启。
当浮动电源轨刚建立，高侧功率管刚开启时，LOCK为高，且SHORT为高。功率管栅源压差Vgs被限制为：
当高侧功率管已开启，且VOUT输出正常时，LOCK为低，且SHORT为高。功率管栅源压差Vgs被限制为：
当高侧功率管已开启，且VOUT输出短路时，LOCK为低，且SHORT为低。功率管栅源压差Vgs被限制为：
从(5)式可知即使在功率管开启初期，短路保护功能处于屏蔽阶段，本发明所提出保护电路依然可对功率管Vgs进行限制，防止开启时电路因电流过大发生烧毁。
从(5)～(7)式可看出，合理设置R32、R33、R34和R35四个电阻阻值，即可依据电路工作状态对功率管栅源压差进行不同程度限制，以实现最优保护。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (3)
1.一种用于驱动芯片中高侧功率管的短路保护电路，其特征在于，包括：
短路检测电路，判定高侧功率管是否发生短路；
延时产生电路，在高侧功率管尝试开启初期对短路检测进行屏蔽，防止短路保护误触发；
栅源压差限制电路，依据工作状态对高侧功率管栅源压差进行不同程度限制，实现最优保护；
所述栅源压差限制电路包括NMOS管MN31~MN38、PMOS管MP31~MP38、三极管Q31~Q32、二极管D31~D34、电阻R30~R39、电流源I31、反向器INV31~INV32；
NMOS管MN31的漏端接电流源I31的第二端，栅端接其自身漏端，源端接浮动电源轨地VGND_float；
NMOS管MN32的漏端接NMOS管MN34的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN33的漏端接NMOS管MN36的源端，栅端接NMOS管MN31的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN34的漏端接电阻R30的第二端，栅端接反相器INV32的输出端，源端接NMOS管MN32的漏端；反相器INV32的输入端接短路判定信号SHORT；
NMOS管MN35的漏端接二极管D34的负端，栅端接反相器INV32的输出端，源端接浮动电源轨地VGND_float；
NMOS管MN36的漏端接PMOS管MP36的漏端，栅端接反相器INV31的输出端，源端接NMOS管MN33的漏端；反相器INV31的输入端接延时锁定判定信号LOCK；
NMOS管MN37的漏端接二极管D33的负端，栅端接电阻R38的第一端，源端接浮动电源轨地VGND_float；
NMOS管MN38的漏端接电阻R35的第一端，栅端接电阻R37的第一端，源端接浮动电源轨地VGND_float；
PMOS管MP31的漏端接电阻R38的第一端，栅端接电阻R30的第二端，源端接高侧功率管的栅端GATE；
PMOS管MP32的漏端接电阻R33的第二端，栅端接二极管D33的正端，源端接电阻R33的第一端；
PMOS管MP33的漏端接其自身栅端，栅端接PMOS管MP34的栅端，源端接高侧功率管的栅端GATE；
PMOS管MP34的漏端接PMOS管MP35的栅端，栅端接PMOS管MP33的栅端，源端接高侧功率管的栅端GATE；
PMOS管MP35的漏端接芯片输出VOUT，栅端接PMOS管MP34的漏端，源端接高侧功率管的栅端GATE；
PMOS管MP36的漏端接其自身栅端，栅端接PMOS管MP37的栅端，源端接二极管D31的负端；
PMOS管MP37的漏端接PMOS管MP38的源端，栅端接PMOS管MP36的栅端，源端接二极管D32的负端；
PMOS管MP38的漏端电阻R37的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP37的漏端；
三极管Q31的集电极接PMOS管MP33的漏端，基极接三极管Q32的基极，发射极接电阻R36的第一端；三极管Q32的集电极接PMOS管MP34的漏端，基极接三极管Q31的基极，发射极接电阻R36的第二端；三极管Q31的基极和三极管Q32的基极共同连接在电阻R33的第二端和电阻R34的第一端之间；
二极管D31的正端接输入电源VIN，负端接PMOS管MP36的源端；二极管D32的正端接高侧功率管的栅端GATE，负端接PMOS管MP37的源端；二极管D33的正端接电阻R31的第二端，负端接NMOS管MN37的漏端；二极管D34的正端接电阻R31的第二端，负端接NMOS管MN35的漏端；
电阻R30的第一端接输入电源VIN，第二端接NMOS管MN34的漏端；电阻R31的第一端接高侧功率管的栅端GATE，第二端接二极管D33的正端；电阻R32的第一端接高侧功率管的栅端GATE，第二端接电阻R33的第一端；电阻R33的第一端接电阻R32的第二端，第二端接电阻R34的第一端；电阻R34的第一端接电阻R33的第二端，第二端接电阻R35的第一端；电阻R35的第一端接电阻R34的第二端，第二端接芯片输出VOUT；电阻R36的第一端接三极管Q31的发射极，第二端接电阻R39的第一端；电阻R37的第一端接PMOS管MP38的漏端，第二端接芯片输出VOUT；电阻R38的第一端接PMOS管MP31的漏端，第二端接芯片输出VOUT；电阻R39的第一端接电阻R36的第二端，第二端接芯片输出VOUT；电流源I31的第一端接输入电源VIN，第二端接NMOS管MN31的漏端。
2.如权利要求1所述的用于驱动芯片中高侧功率管的短路保护电路，其特征在于，所述短路检测电路包括NMOS管MN21~MN23、PMOS管MP21~MP24、电阻R21和电流源I21；
NMOS管MN21的漏端接其自身栅端，栅端接NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN22的漏端接PMOS管MP21的漏端，栅端接NMOS管MN21的栅端，源端接浮动电源轨地VGND_float；
NMOS管MN23的漏端接PMOS管MP24的漏端，栅端接NMOS管MN21的栅端和NMOS管MN22的栅端，源端接浮动电源轨地VGND_float；
PMOS管MP21的漏端接其自身栅端，栅端接其自身漏端，源端接输入电源VIN；
PMOS管MP22的漏端接其自身栅端，栅端接PMOS管MP24的栅端，源端接输入电源VIN；
PMOS管MP23的漏端接电阻R21的第一端，栅端接浮动电源轨地VGND_float，源端接PMOS管MP22的漏端；
PMOS管MP24的漏端接NMOS管MN23的漏端，栅端接PMOS管MP22的栅端，源端接输入电源VIN；
电阻R21的第一端接PMOS管MP23的漏端，第二端接芯片输出VOUT；
电流源I21的第一端接输入电源VIN，第二端接NMOS管MN21的漏端。
3.如权利要求2所述的用于驱动芯片中高侧功率管的短路保护电路，其特征在于，所述延时产生电路包括NMOS管MN24~MN25、PMOS管MP25~MP26、电阻R22、三极管Q21、电容C21、反相器INV21、或门OR21和比较器COMP21；
NMOS管MN24的漏端接输入电源VIN，栅端接浮动电源轨地VGND_float，源端接NMOS管MN25的漏端；
NMOS管MN25的漏端接电容C21的第一端，栅端接三极管Q21的集电极，源端接三极管Q21的基极；
PMOS管MP25的漏端接三极管Q21的集电极，栅端接PMOS管MP21的栅端，源端接输入电源VIN；
PMOS管MP26的漏端接电阻R22的第一端，栅端接PMOS管MP21的栅端，源端接输入电源VIN；
三极管Q21的集电极接NMOS管MN25的栅端，基极接NMOS管MN25的源端，发射极接浮动电源轨地VGND_float；
电阻R22的第一端接比较器COMP21的负输入端，第二端接浮动电源轨地VGND_float；电容C21的第一端接输入电源VIN，第二端接NMOS管MN25的漏端；反相器INV21的输入端接PMOS管MP24的漏端，输出端接或门OR21的第一输入端；或门OR21的第二输入端接比较器COMP21的输出端，输出端接短路判定信号SHORT；比较器COMP21的正输入端接电容C21的第二端，输出端接延时锁定判定信号LOCK。
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