CN113921543A - 像素阵列 - Google Patents

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CN113921543A CN202110138252.0A CN202110138252A CN113921543A CN 113921543 A CN113921543 A CN 113921543A CN 202110138252 A CN202110138252 A CN 202110138252A CN 113921543 A CN113921543 A CN 113921543A
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方俊霖
林炳豪
李国政
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Abstract

一种像素阵列可包含多个像素区域，所述多个像素区域包含第一像素区域及第二像素区域。像素阵列可包含在所述多个像素区域上方的金属格栅结构。像素阵列可包含光阻挡层。光阻挡层的第一部分可以在第一像素区域上方并且在金属格栅结构下方。第一部分可具有第一厚度。光阻挡层的第二部分可以在第二像素区域上方并且在金属格栅结构下方。第二部分可具有不同于第一厚度的第二厚度。

Description

像素阵列
技术领域
本揭露是有关于一种像素阵列。
背景技术
影像感测器，像是互补性金属氧化半导体(complementary metal oxidesemiconductor；CMOS)影像感测器，包含像素区域及支持逻辑阵列。阵列的像素区域为用于量测入射光(即，朝向像素区域的光)的半导体元件，并且支持逻辑促进读出量测结果。
发明内容
依据本揭露的一或多个实施方式，一种像素阵列包含多个像素区域、金属格栅结构以及光阻挡层。多个像素区域包含第一像素区域以及第二像素区域。金属格栅结构位于多个像素区域上方。光阻挡层的第一部分在第一像素区域上方并且在金属格栅结构下方，第一部分具有第一厚度，并且光阻挡层的第二部分在第二像素区域上方并且在金属格栅结构下方，第二部分具有不同于第一厚度的第二厚度。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭露的各态样。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚叙述，各种特征的尺寸可任意增加或减小。
图1为其中可以实现本文描述的系统及/或方法的例示性环境的示意图；
图2A至图2N为如本文所述的形成使发光二极管(light emitting diode；LED)闪烁减少并改善动态范围的像素阵列的实例的示意图；
图3为如本文所述的使LED闪烁减少并改善动态范围的另一例示性像素阵列的示意图；
图4为图1的一或多个装置的例示性组件的示意图；
图5为与形成使LED闪烁减少并改善动态范围的像素阵列有关的例示性制程的流程图。
【符号说明】
100:环境
102:沉积工具
104:曝光工具
106:显影工具
108:蚀刻工具
110:光阻剂移除工具
112:平坦化工具
114:布植工具
116:晶圆/晶片处理装置
200:像素阵列
202:基材
202a:第一表面
202b:第二表面
203,203a,203b,203c:像素区域
204,204a,204b,204c:光电二极管
205:开口
206:介电质衬层
208:DTI元件
210:缓冲层
212:光阻挡层
214:金属格栅结构
216:氧化层
400:装置
410:总线
420:处理器
430:记忆体
440:储存组件
450:输入组件
460:输出组件
470:通讯组件
500:制程
510,520,530,540:方块
具体实施方式
以下揭露提供了用于实现提供的主体的不同特征的许多不同的实施例或示例。以下描述组件及布置的特定示例用以简化本揭露。当然，该些仅为示例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包含其中第一及第二特征直接接触形成的实施例，并且亦可包含其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本揭露可以在各个示例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用像是“在...下方”、“在...下”、“下方”、“在...之上”、“上面”、“前”、“后”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了在附图中示出的方向之外，空间相对术语意在涵盖元件在使用或操作中的不同方向。设备可以其他方式定向(旋转90度或以其他方向)，并且在此使用的空间相对描述语亦可被相应地解释。
通常，像是电荷耦合元件(charge coupled device；CCD)及CMOS影像感测器之类的影像感测器具有大约70分贝(decibel；dB)的动态范围。在某些应用中可能需要具有高动态范围(例如100dB或更高)的影像感测器。例如，在汽车应用中可能需要动态范围为100dB或更高的影像感测器，以能够处理不同的极端照明条件，像是自黑暗隧道驶入明亮的日光。汽车环境中的极端照明条件的另一实例发生在影像感测器需要对以例如脉冲频率为90-300赫兹(Hertz；Hz)的高峰值光强度的发光二极管(light emitting diode；LED)照明光源(例如，车灯、交通灯号、标志及/或类似物)进行成像时。在此LED照明情况下，由LED光源引起的输出影像中经常会出现闪烁，这可能会导致影像检测不可靠或不准确。因此，除了需要高动态范围之外，影像感测器可能还需要采用LED闪烁减少(LED flicker reduction；LFR)技术。
一种用于提供减少LED闪烁的技术为在阵列中包含具有低量子效率(quantumefficiency；QE)的像素区域(例如，相比于阵列的“标准”像素区域的QE)。低QE像素区域具有更长的积分时间而不会被过度曝光，这有利于LED光的捕获，因此可用于减少LED闪烁。在一些情况下，透过部分地阻挡由像素区域接收的光，在像素区域中实现低QE。可以透过在像素区域上方形成光阻挡层来实现部分光阻挡。光阻挡层可以为例如金属层，像是钛(titanium；Ti)层或氮化钛(titanium nitride；TiN)层。光阻挡层形成在像素阵列的金属格栅结构上方，其中金属格栅结构为被设计为提供阵列中像素区域的隔离并且引导入射光(例如，朝向像素区域)的结构。
实务上，对光阻挡层的厚度及均匀性的严格控制对于提供低QE像素区域至关重要。然而，光阻挡层的厚度及均匀性受到金属格栅结构的设计的影响。因此，随着金属格栅结构的尺寸越来越小，光阻挡层受到影响。例如，随着像素阵列的小型化，金属格栅结构的柱的宽度变得更小，这意味着光阻挡层的形成使得光阻挡层位于柱上变得具有挑战性甚至不可能的。作为另一实例，金属格栅结构的柱之间的距离随着像素阵列的小型化而减小，这意味着控制柱之间的光阻挡层的厚度及均匀性变得具有挑战性甚至不可能的。
本文描述的一些实施方式提供了用于提供LFR并改善动态范围的像素阵列的技术及设备。在一些实施方式中，像素阵列包含多个像素区域及位于该些像素区域上方的金属格栅结构。在一些实施方式中，像素阵列包含光阻挡层，该光阻挡层的第一部分在第一像素区域上方并且在金属格栅结构下方，并且该光阻挡层的第二部分在第二像素区域上方并且在金属格栅结构下方。在此，光阻挡层的第一部分具有第一厚度，并且光阻挡层的第二部分具有不同于(例如，大于或小于)第一厚度的第二厚度。在一些实施方式中，像素阵列包含第三像素区域，并且光阻挡层实质上不存在于第三像素区域上方。
值得注意的是，光阻挡层形成在金属格栅结构之前，这意味着光阻挡层在金属格栅结构之下(例如，不形成在金属格栅结构之上或上方)。透过形成光阻挡层使得光阻挡层在金属格栅结构之下，金属格栅结构的尺寸不会影响光阻挡层的均匀性及厚度。因此，即使在小型化金属格栅结构的情况下，亦可严格控制光阻挡层的均匀性及厚度，而不会影响像素阵列的效能。
此外，光阻挡层的厚度在像素阵列的不同像素区域上可不同。例如，如上所述，光阻挡层在第一像素区域上方可具有第一厚度、在第二像素区域上方可具有第二(不同)厚度，并且可以不存在于第三像素区域上方。因此，QE在像素阵列的像素区域之间变化。例如，第一像素区域可以为低QE区域(例如，当第一厚度大于第二厚度时)，第二像素区域可以为中等QE区域，并且第三像素区域可以为正常QE区域(例如，由于在第三像素区域上方没有形成光阻挡层)。此多QE像素阵列改善了像素阵列的动态范围。此外，在一些实施方式中，光阻挡层可用于减少像素阵列的像素区域之间的串扰。下面提供了更多细节。
图1为例示性环境100的示意图，其中可以实现本文所述的系统及/或方法。如图1所示，环境100可包含多个半导体处理工具102-114及晶圆/晶片处理装置116。该些半导体处理工具102-114可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、光阻剂移除工具110、平坦化工具112、布植工具114及/或另一类型的半导体处理工具。例示性环境100中包含的工具可以被包含在半导体洁净室、半导体铸造厂、半导体处理及/或制造设施及/或类似设施中。
沉积工具102为包含半导体处理室及能够将各种类型的材料沉积至基材上的一或多个装置的半导体处理工具。在一些实施方式中，沉积工具102包含能够将光阻剂层沉积在像是晶圆的基材上的旋涂工具。在一些实施方式中，沉积工具102可以沉积金属材料以形成一或多个导体或导电层并可以沉积绝缘材料以形成介电质或绝缘层，及/或本文所述的类似物。在一些实施方式中，沉积工具102包含化学气相沉积(chemical vapor deposition；CVD)工具，像是电浆增强CVD(plasma-enhanced CVD；PECVD)工具、高密度电浆CVD(high-density plasma CVD；HDP-CVD)工具、次常压CVD(sub-atmospheric CVD；SACVD)工具、电浆增强原子层沉积(plasma-enhanced atomic layer deposition；PEALD)工具或另一类型的CVD工具。在一些实施方式中，沉积工具102包含物理气相沉积(physical vapordeposition；PVD)工具，像是溅射工具或另一类型的PVD工具。在一些实施方式中，例示性环境100包含多个种类型的沉积工具102。
曝光工具104为能够将光阻剂层曝光于辐射源，像是紫外线(ultraviolet light；UV)源(例如，深UV光源、极UV光源及/或类似光源)、X射线源及/或类似源的半导体处理工具。曝光工具104可将光阻剂层曝光于辐射源以将图案自光罩转移至光阻剂层。图案可包含用于形成一或多个半导体元件的一或多个半导体元件层图案，可包含用于形成半导体元件的一或多个结构的图案，并且可包含用于蚀刻半导体元件的各个部分的图案等等。在一些实施方式中，曝光工具104包含扫描器、步进器或类似类型的曝光工具。
显影工具106为能够显影已经曝光于辐射源的光阻剂层，以显影自曝光工具104转移至光阻剂层的图案的半导体处理工具。在一些实施方式中，显影工具106透过移除光阻剂层的未曝光部分来显影图案。在一些实施方式中，显影工具106透过移除光阻剂层的曝光部分来显影图案。在一些实施方式中，显影工具106透过使用化学显影剂溶解光阻剂层的曝光或未曝光部分来显影图案。
蚀刻工具108为能够蚀刻基材、晶圆或半导体元件的各种类型的材料的半导体处理工具。例如，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具及/或类似物。在一些实施方式中，蚀刻工具108包含填充有蚀刻剂的腔室，并且基材在腔室中放置特定的时间段以移除基材的一或多个部分的特定量。在一些实施方式中，蚀刻工具108可使用电浆蚀刻或电浆辅助蚀刻来蚀刻基材的一或多个部分，这可涉及使用电离气体来同位素地或方向性蚀刻该一或多个部分。
光阻剂移除工具110为能够移除沉积在基材上的光阻剂层的一部分的半导体处理工具。例如，在蚀刻工具108蚀刻基材202之后，光阻剂移除工具110可(例如，使用化学剥除器及/或另一技术)移除光阻剂层的剩余部分。
平坦化工具112为能够对晶圆或半导体元件的各个层进行研磨或平坦化的半导体处理工具。例如，研磨装置可包含化学机械研磨(chemical mechanical polishing；CMP)装置及/或另一类型的研磨装置。在一些实施方式中，研磨装置可研磨或平坦化沉积或镀覆材料层。CMP制程可包含将浆料(或研磨剂)沉积至研磨垫上的步骤。可将晶圆安装至可在将晶圆按压在研磨垫上时使晶圆旋转的载体。浆料及研磨垫充当在旋转时研磨或平坦化晶圆的一或多层的研磨料。研磨垫亦可旋转以确保将连续浆料供应施加至研磨垫上。
布植工具114为用于将离子布植至半导体晶圆的基材中的半导体处理工具。在一些实施方式中，布植工具114在电弧室内由像是气体或固体的源材料产生离子。将源材料提供至电弧室中，并在阴极与电极之间释放电弧电压以产生含有源材料的离子的电浆。一或多个引出电极用于自电弧室中的电浆引出离子并使离子加速形成离子束。在一些实施方式中，布植工具114可以用于在基材中形成SPAD，如本文所述。
晶圆/晶片处理装置116包含移动机器人、机械臂、电车或轨道车及/或用于处理晶圆及/或晶片及/或在半导体处理工具102-114之间及/或其他位置(像是晶圆架、储存室及/或类似物)之间运输晶圆及/或晶片的另一类型的装置。在一些实施方式中，晶圆/晶片处理装置116可为经编程装置用以行进特定路径及/或可以半自主地或自主地操作。
作为一或多个实例，提供了图1所示的装置的数量及布置。实务上，与图1所示的装置相比，可能存在附加装置、更少的装置、不同的装置或布置不同的装置。此外，可以在单一装置内实现图1所示的两个或更多个装置，或者可以将图1所示的单一装置实现为多个分布式装置。另外或替代地，环境100的一组装置(例如，一或多个装置)可以执行被描述为由环境100的另一组装置执行的一或多个功能。
图2A至图2N为形成能够实现LFR及改善的动态范围的像素阵列200(或其一部分)的实例的示意图。像素阵列200可以被包含在影像感测器中，像是CMOS影像感测器或另一类型的影像感测器。
如图2A所示，作为与形成像素阵列200相关的制程的一部分，提供了基材202。基材202可包含半导体晶片基材、半导体晶圆或半导体像素可形成于其中的另一类型的基材。在一些实施方式中，基材202由硅、包含硅的材料、III-V族化合物半导体材料(例如砷化镓(gallium arsenide；GaAs)、绝缘体上硅(silicon on insulator；SOI))或能够实现由入射光的光子产生电荷的另一类型的半导体材料形成。如图2A所示，基材202包含第一表面202a及第二表面202b。
如图2B所示，像素阵列200的多个像素区域203可形成于基材202中。例如，像素区域203a可透过掺杂基材202的一部分形成，像素区域203b可透过掺杂基材202的另一部分形成，像素区域203c可透过掺杂基材202的另一部分形成，等等。一些像素区域203可以为相邻的像素区域(例如，彼此相邻及/或彼此共用一侧的像素区域)，并且一些像素区域203可以为不相邻的像素区域。
在一些实施方式中，半导体处理工具(例如，布植工具114)使用离子布植技术来掺杂基材202的部分，以在每一像素区域203中形成光电二极管204(例如，在像素区域203a中形成光电二极管204a、在像素区域203b中形成光电二极管204b、在像素区域203c中形成光电二极管204c，等等)。在该些实例中，半导体处理工具可以在电弧室中由像是气体或固体的源材料产生离子。可以将源材料提供至电弧室中，并且在阴极与电极之间释放电弧电压以产生含有源材料的离子的电浆。一或多个引出电极可用于自电弧室中的电浆引出离子并使离子加速形成离子束。在一些实施方式中，其他技术及/或其他类型的离子布植工具被用于形成离子束。离子束可被引导至像素区域203以在基材202中布植离子，进而掺杂基材202以在每一像素区域203中形成光电二极管204。在一些实施方式中，基材202可以掺杂有多种类型的离子以形成用于每一光电二极管204的p-n接面。例如，基材202可以掺杂有n型掺杂剂以形成光电二极管204的第一部分(例如，n型部分)并掺杂有p型掺杂物以形成光电二极管204的第二部分(例如，p型部分)。
如图2C至图2E所示，在基材202的像素区域203的侧面(例如，边界处)形成一或多个深沟渠隔离(deep trench isolation；DTI)元件208，其中在基材202的第一表面202a上一或多个开口205中形成一或多个DTI元件208。在一些实施方式中，像素区域203的边界由在像素区域203侧面的DTI元件208的近边缘、在像素区域203侧面的DTI元件208的远边缘、靠近像素区域203的DTI装置的大致中间位置，或者相对于像素区域203侧面的DTI元件208的另一点界定。在一些实例中，给定像素区域203的边界可以与相邻像素区域203的边界部分重叠。例如，若像素区域203a的边界由像素区域203a与像素区域203b之间的DTI元件208的远边缘界定，并且像素区域203b的边界由像素区域203a与像素区域203b之间的DTI元件208的远边缘界定，则像素区域203a的边界与像素区域203b的边界部分重叠。
DTI元件208为用于向像素阵列200的光电二极管204提供隔离(例如，以减少像素阵列200的相邻光电二极管204之间的光学串扰)的装置。特别地，DTI元件208可以形成在基材202的像素区域203的边界处或边界内。
在一些实施方式中，可以使用一或多个半导体处理工具在基材202中形成一或多个DTI元件208。例如，沉积工具102可以在基材的第一表面202a上形成光阻剂层，曝光工具104可将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可显影并移除光阻剂层的部分以曝光图案，并且蚀刻工具108可蚀刻基材202的一或多个部分以形成一或多个开口205，如图2C所示。在一些实施方式中，在蚀刻工具108蚀刻基材202之后，光阻剂移除工具110(例如，使用化学剥除器及/或另一技术)移除光阻剂层的剩余部分。接着，沉积工具102可在第一表面202a及开口205的表面上沉积介电质衬层206(例如，由具有相对高的介电常数(κ)的材料(像是氮化硅、氧化硅、氧氮化物)或另一类型的高κ材料形成的层)，如图2D所示。接着，沉积工具102可以用提供光学隔离的材料(例如，像是氧化硅(silicon oxide；SiOx)的氧化物材料或另一介电质材料)填充开口205的剩余部分，并且平坦化工具112可以使用CMP技术移除过量的介电质材料。图2E示出了在填充开口205及平坦化之后的像素阵列200。在一些实施方式中，一或多个DTI元件208可以格线布局形成，其中一或多个DTI元件208在基材202上横向延伸并在各个位置处相交。
如图2F所示，缓冲层210的第一部分可以形成在基材202的第一表面202a上方(例如，在介电质衬层206及DTI元件208上)。缓冲层210可以用作光电二极管204与像素阵列200的上层之间的钝化层。在一些实施方式中，缓冲层210包含像是氧化硅(silicon oxide；SiOx)的氧化物材料。在一些实施方式中，用氮化硅(silicon nitride；SiNx)、碳化硅(silicon carbide；SiCx)或其混合物，像是氮化硅碳(silicon carbon nitride；SiCN)、氮氧化硅(silicon oxynitride；SiON)或另一介电质材料代替缓冲层210作为钝化层。在一些实施方式中，半导体处理工具(例如，沉积工具102)可将材料沉积在基材202上方以形成缓冲层210的第一部分。
如图2G至图2J所示，形成光阻挡层212。如本文中所述，光阻挡层212为与使像素阵列200的LFR及/或改善像素阵列200的动态范围相关联的，至少部分地阻挡像素阵列200的一或多个像素区域203上的光的层。在一些实施方式中，光阻挡层212可以由例如钛(titanium；Ti)、氮化钛(titanium nitride；TiN)或至少部分地阻挡入射光的另一类型的材料形成。在一些实施方式中，光阻挡层212的部分存在于像素阵列200的一或多个像素区域203上方，而光阻挡层212的任何部分实质上均不存在于像素阵列200的一或多个其他像素区域203上方。例如，如图2J所示，光阻挡层212的第一部分可以在像素区域203a上方，并且光阻挡层212的第二部分可以在像素区域203c上方，但光阻挡层212的任何部分实质上可不在像素区域203b上方(例如，光阻挡层212的任何部分不直接存在于像素区域203b中的光电二极管204b上方，光阻挡层212的任何部分均不存在于像素区域203b侧面的DTI元件208之间的区域上方，等等)。在一些实施方式中，如下所述，厚度在形成在像素区域203上方的光阻挡层212的各部分之间变化。在一些实施方式中，光阻挡层212的给定部分具有小于或等于大约1000埃的厚度。在一些实施方式中，光阻挡层212在像素阵列200的金属格栅结构214下方(即，在形成金属格栅结构214之前形成光阻挡层212)。
在一些实施方式中，可以使用一或多个半导体处理工具形成光阻挡层212。例如，沉积工具102可在像素阵列200的像素区域203上方沉积第一光阻挡材料层(例如，Ti、TiN及/或类似物)，如图2G所示。沉积工具102可以在第一光阻挡材料层上形成光阻剂层，曝光工具104可以将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可以显影并移除光阻剂层的部分以曝光图案，并且蚀刻工具108可以蚀刻第一光阻挡材料层的一或多个部分，以在像素区域203a上方形成光阻挡层212的一部分的第一层，如图2H所示。在一些实施方式中，在蚀刻工具108蚀刻第一光阻挡材料层之后，光阻剂移除工具110(例如，使用化学剥除器及/或另一技术)移除光阻剂层的剩余部分。沉积工具102可以在像素阵列200的像素区域203上方沉积第二光阻挡材料层，如图2I所示。沉积工具102可以在第二光阻挡材料层上形成光阻剂层，曝光工具104可以将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可以显影并移除光阻剂层的部分以曝光图案，并且蚀刻工具108可以蚀刻第二光阻挡材料层的一或多个部分，以在像素区域203a上方形成光阻挡层212的一部分的第二层并在像素区域203c上方形成光阻挡层212的一部分，如图2J所示。在一些实施方式中，在蚀刻工具108蚀刻第二光阻挡材料层之后，光阻剂移除工具110(例如，使用化学剥除器及/或另一技术)移除光阻剂层的剩余部分。
在一些实施方式中，给定像素区域203上方存在或不存在光阻挡层212的一部分以及给定像素区域203上方的光阻挡层212的一部分的厚度(当存在时)可用于控制给定像素区域203的QE。例如，在图2J所示的像素阵列200中，像素区域203a上方的光阻挡层212的第一部分具有第一厚度，像素区域203c上方的光阻挡层212的第二部分具有小于第一厚度的第二厚度，并且光阻挡层212的任何部分不直接存在于像素区域203b中的光电二极管204b之上，使得光阻挡层212实质上不在像素区域203b上方。在此，第一厚度大于第二厚度导致像素区域203a的QE低于像素区域203c的QE。此外，光阻挡层212的任何部分实质上不在像素区域203b上方导致像素区域203b具有比像素区域203a及像素区域203c更高的QE。因此，在此实例中，(例如，由于像素区域203b的QE未被光阻挡层212修改)像素区域203a可具有低QE区域，像素区域203c可具有中等QE区域，并且像素区域203b可具有标准QE区域。在一些实施方式中，如图2J所示，低QE像素区域203a及中等QE像素区域203c可以为不相邻像素区域203(例如，标准QE像素区域203b可以在像素阵列200中的低QE像素区域203a与中等QE像素区域203c之间)。
在一些实施方式中，光阻挡层212的给定部分可至少延伸至像素区域203与相邻像素区域203之间的边界。例如，如图2J所示，像素区域203a上方的光阻挡层212的第一部分可以至少延伸至像素区域203a与像素区域203b之间的边界(例如，由在像素区域203a及像素区域203b之间的DTI元件208的远边缘界定的边界，或在像素区域203a与像素区域203b之间的DTI元件208大致中间位置之间的点)。类似地，在像素区域203c上方的光阻挡层212的第二部分可以至少延伸至像素区域203c与像素区域203b之间的边界(例如，由在像素区域203c与像素区域203b之间的DTI元件208的远边缘界定的边界，或在像素区域203c与像素区域203b之间的DTI元件208大致中间位置之间的点)。在一些实施方式中，以此方式形成光阻挡层212的一部分减少像素阵列200的像素区域203之间的串扰。
在一些实施方式中，光阻挡层212的一或多个部分形成在缓冲层210的下面、顶部及/或内部。在一些实施方式中，可形成光阻挡层212的一或多个部分，使得光阻挡层212的一或多个部分在缓冲层210的底部(例如，沉积在基材202的第一表面202a上，像是在介电质衬层206及DTI元件208上)。在一些实施方式中，可形成光阻挡层212的一或多个部分，使得光阻挡层212的一或多个部分在缓冲层210的顶部(例如，沉积在缓冲层210上)。在一些实施方式中，可形成光阻挡层212的一或多个部分，使得光阻挡层212的一或多个部分在缓冲层210内(例如，沉积在缓冲层210上，其中附加缓冲层210沉积在光阻挡层212的一或多个部分上，如图2K所示)。
如图2K所示，缓冲层210的第二部分可形成在基材202的第一表面202a上方(例如，在光阻挡层212及缓冲层210的第一部分上)。在一些实施方式中，半导体处理工具(例如，沉积工具102)可在基材202上方沉积材料以形成缓冲层210的第二部分，且平坦化工具112可使用CMP技术移除过量的材料。在一些实施方式中，缓冲层210的总厚度可在自大约500埃至大约3000埃的范围内。
如图2L及图2M所示，可在该些像素区域203上方(例如，在缓冲层210上)形成金属格栅结构214。金属格栅结构214为用于改善像素阵列200的光电二极管204之间的隔离的结构。例如，金属格栅结构214可以在给定光电二极管204与相邻光电二极管204之间引导光，进而减少光学串扰及/或提高光电二极管204的光敏度。在一些实施方式中，金属格栅结构214包含金属材料，像是钨或具有反射特性的另一类型的金属材料。在一些实施方式中，金属格栅结构214以格线布局形成，其中金属格栅结构214横向延伸穿过基材202并且在各个位置处相交。在一些实施方式中，金属格栅结构214的元件的高度可在自大约1500埃至大约3000埃的范围内。在一些实施方式中，金属格栅结构214的元件的宽度可在自大约190纳米至大约500纳米的范围内。
在一些实施方式中，可使用一或多个半导体处理工具形成金属格栅结构214。例如，沉积工具102可以沉积形成金属格栅结构214的金属材料层，如图2L所示。沉积工具102可在金属材料层上形成光阻剂层，曝光工具104可将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可显影并移除光阻剂层的部分以曝光图案，并且蚀刻工具108可蚀刻金属材料层的一或多个部分形成金属格栅结构214的金属格栅元件，如图2M所示。在一些实施方式中，在蚀刻工具108蚀刻金属材料层之后，光阻剂移除工具110(例如，使用化学剥除器及/或另一技术)移除光阻剂层的剩余部分。
如图2N所示，可在基材202的第一表面202a上方(例如，在金属格栅结构214及缓冲层210上)形成氧化层216。在一些实施方式中，氧化层216可以起到为像素阵列200的其他层提供保护的作用。在一些实施方式中，氧化层216包含像是氧化硅(silicon oxide；SiOx)的氧化物材料。在一些实施方式中，半导体处理工具(例如，沉积工具102)可将材料沉积在基材202上方以形成氧化层216。
如图2A至图2N中所示的组件、结构及/或层的数量及布置提供作为一或多个实例。实务上，可能存在其他组件、结构及/或层；更少的组件、结构及/或层；不同的组件、结构及/或层；及/或与图2A至图2N中所示不同地布置的组件、结构及/或层。亦即，如上所述，提供图2A至图2N作为实例，并且其他实例可不同于参照图2A至图2N描述的实例。
图3为实现LFR及改善的动态范围的像素阵列200的示意图。如图3所示，像素阵列200包含结合图2A至图2N描述的组件。
在像素阵列200中，参照图3并且对比图2A至图2N，光阻挡层212的给定部分的长度比图2A至图2N的像素阵列200的光阻挡层212的长度短。例如，如图3所示，像素区域203a上方的光阻挡层212的第一部分可以至少延伸至像素区域203a与像素区域203b之间的边界(例如，由像素区域203a与像素区域203b之间的DTI元件208的近边缘界定的边界)。类似地，像素区域203c上方的光阻挡层212的第二部分可以至少延伸至像素区域203c与像素区域203b之间的边界(例如，由像素区域203c与像素区域203b之间的DTI元件208的近边缘界定的边界)。在一些实施方式中，对于给定的像素区域203，光阻挡层212的一部分具有较短的长度，减少了对像素阵列200的相邻像素区域203的操作的干扰。
如上所述，提供了图3作为实例。其他实例可能与参照图3所描述的实例不同。
图4为装置400的例示性组件的示意图。在一些实施方式中，半导体处理工具102-114及/或晶圆/晶片处理装置116中的一或多者可包含一或多个装置400及/或装置400的一或多个组件。如图4所示，装置400可包含总线410、处理器420、记忆体430、储存组件440、输入组件450、输出组件460及通讯组件470。
总线410包含使得能够在装置400的组件之间进行有线及/或无线通讯的组件。处理器420包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、场可程序逻辑门阵列、特殊应用集成电路及/或另一类型的处理组件。处理器420以硬件、固件或硬件及软件的组合来实现。在一些实施方式中，处理器420包含能够程序化以执行功能的一或多个处理器。记忆体430包含随机存取记忆体、只读记忆体及/或另一类型的记忆体(例如，快闪记忆体、磁记忆体及/或光记忆体)。
储存组件440存储与装置400的操作有关的信息及/或软件。例如，储存组件440可包含硬盘驱动器、磁盘驱动器、光盘驱动器、固态磁盘驱动器、光盘、数字多功光盘及/或另一类型的非暂时性计算机可读媒体。输入组件450使装置400能够接收输入，像是用户输入及/或感测输入。例如，输入组件450可包含触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统组件、加速计、陀螺仪、致动器及/或类似物。输出组件460使装置400能够像是经由显示器、扬声器及/或一或多个发光二极管来提供输出。通讯组件470使装置400能够像是经由有线连接及/或无线连接与其他装置通讯。例如，通讯组件470可包含接收器、发射器、收发器、调制解调器、网络接口卡、天线及/或类似物。
装置400可执行本文描述的一或多个制程。例如，非暂时性计算机可读媒体(例如，记忆体430及/或储存组件440)可存储指令集(例如，一或多个指令、码、软件码、程序码等)由处理器420执行。处理器420可执行该指令集以执行本文所述的一或多个制程。在一些实施方式中，由一或多个处理器420执行指令集使一或多个处理器420及/或装置400执行本文所述的一或多个制程。在一些实施方式中，可以代替或与指令结合使用固线式电路来执行本文所述的一或多个制程。因此，本文描述的实施不限于硬件电路及软件的任何特定组合。
图4所示的组件的数量及布置提供作为实例。与图4中所示相比，装置400可包含附加组件、更少的组件、不同的组件或不同布置的组件。另外或替代地，装置400的一组组件(例如，一或多个组件)可执行被描述为由装置400的另一组组件执行的一或多个功能。
图5为与形成能够实现LFR及改善的动态范围的像素阵列200有关的例示性制程500的流程图。在一些实施方式中，图5的一或多个处理方块可由半导体处理工具(例如，上文描述的半导体处理工具102-114中的一或多者)执行。另外或替代地，图5的一或多个处理方块可由装置400的一或多个组件执行，像是处理器420、记忆体430、储存组件440、输入组件450、输出组件460及/或通讯组件470。
如图5所示，制程500可包含在像素阵列的第一像素区域中形成第一光电二极管的步骤(方块510)。例如，如上所述，一或多个半导体处理工具(例如，布植工具114)可在像素阵列200的第一像素区域203a中形成第一光电二极管204a。
如图5所示，制程500可包含在像素阵列的第二像素区域中形成第二光电二极管的步骤(方块520)。例如，如上所述，一或多个半导体处理工具(例如，布植工具114)可在像素阵列200的第二像素区域203c中形成第二光电二极管204c。
如图5进一步所示，制程500可包含在至少第一像素区域及第二像素区域上方形成光阻挡层的步骤，光阻挡层包含第一像素区域上方的第一部分，第一部分具有第一厚度，并且光阻挡层包含第二像素区域上方的第二部分，第二部分具有不同于第一厚度的第二厚度(方块530)。例如，一或多个半导体处理工具(例如，沉积工具102、蚀刻工具108等等)可在至少第一像素区域203a及第二像素区域203c上方形成光阻挡层212，光阻挡层212包含第一像素区域203a上方的第一部分，第一部分具有第一厚度，并且光阻挡层212包含第二像素区域203c上方的第二部分，第二部分具有不同于第一厚度的第二厚度，如上所述。
如图5进一步所示，制程500可包含在光阻挡层的第一部分及光阻挡层的第二部分上方形成金属格栅结构的步骤(方块540)。例如，一或多个半导体处理工具(例如，沉积工具102、蚀刻工具108等等)可在光阻挡层212的第一部分及光阻挡层212的第二部分上方形成金属格栅结构214，如上所述。
制程500可包含附加实施方式，像是以下描述的及/或结合本文其他各处描述的一或多个其他制程的任何单一实施方式或实施方式的任何组合。
在第一实施方式中，第二厚度不同于第一厚度导致第二像素区域203c的QE不同于第一像素区域203a的QE。
在第二实施方式中，单独地或与第一实施方式组合，制程500包含在像素阵列200的第三像素区域203b中形成第三光电二极管204b的步骤，其中实质上并未在第三像素区域203b上方形成光阻挡层212的任何部分。
在第三实施方式中，单独地或与第一及第二实施方式中的一或多者组合，形成光阻挡层212的步骤包含以下步骤：在至少第一像素区域203a及第二像素区域203c上方沉积第一光阻挡材料层；蚀刻第一光阻挡材料层，使得第一光阻挡材料层的一部分在第一像素区域203a上方，并且使得第一光阻挡材料层的任何部分均不在第二像素区域203c上方；在至少第一像素区域203a及第二像素区域203c上沉积第二光阻挡材料层；及蚀刻第二光阻挡材料层，使得第二光阻挡材料层的一部分在第一像素区域203a上方，并且使得第二光阻挡材料层的一部分在第二像素区域203c上方。
在第四实施方式中，单独地或与第一至第三实施方式中的一或多者组合，制程500包含在沉积第一光阻挡材料层之前沉积缓冲层210的至少一部分的步骤。
在第五实施方式中，单独地或与第一至第四实施方式中的一或多者组合，制程500包含在沉积第二光阻挡材料层之前沉积缓冲层210的至少一部分的步骤。
在第六实施方式中，单独地或与第一至第五实施方式中的一或多者组合，至少以下之一：光阻挡层212的第一部分形成为至少延伸至该第一像素区域203a与相邻于该第一像素区域203a的像素区域之间的边界，或者光阻挡层的第二部分形成为至少延伸至第二像素区域203c与相邻于第二像素区域203c的像素区域之间的边界。
尽管图5示出了制程500的例示性方块，但在一些实施方式中，制程500可包含比图5所示的方块更多的方块、更少的方块、不同的方块或不同布置的方块。另外或替代地，可并行执行制程500的两个或更多个方块。
以此方式，像素阵列可包含实现LFR并改善动态范围的光阻挡层。在一些实施方式中，在金属格栅结构之前形成光阻挡层，此意味着光阻挡层在金属格栅结构下方(例如，而非形成在金属格栅结构之上或上方)。通过形成光阻挡层使得光阻挡层在金属格栅结构下方，金属格栅结构的尺寸不会影响光阻挡层的均匀性及厚度。因此，即使在小型化金属格栅结构的情况下，亦可以严格控制光阻挡层的均匀性及厚度，而不影响像素阵列的效能。此外，光阻挡层的厚度在像素阵列的不同像素区域上可不同，此意味着像素阵列可为能够改善动态范围的多QE像素阵列。另外，在一些实施方式中，光阻挡层可用于减少像素阵列的像素区域之间的串扰。
如以上更详细描述，本文描述的一些实施方式提供了一种像素阵列。像素阵列包含多个像素区域，该些像素区域包含第一像素区域及第二像素区域。像素阵列包含位于该些像素区域上方的金属格栅结构。像素阵列包含光阻挡层，光阻挡层的第一部分在第一像素区域上方并且在金属格栅结构下方，第一部分具有第一厚度，并且光阻挡层的第二部分在第二像素区域上方并且在金属格栅结构下方，第二部分具有不同于第一厚度的第二厚度。
在一些实施方式中，第一厚度大于第二厚度，第一厚度大于第二厚度导致第一像素区域的量子效率(QE)低于第二像素区域的QE。在一些实施方式中，像素区域包含第三像素区域，光阻挡层不在第三像素区域上方，光阻挡层不在第三像素区域上方导致第三像素区域的量子效率(QE)高于第一像素区域的QE并高于第二像素区域的QE。在一些实施方式中，其中第三像素区域在第一像素区域与第二像素区域之间。在一些实施方式中，光阻挡层的第一部分或光阻挡层的第二部分中的至少一者位于金属格栅结构与第一像素区域及第二像素区域之间的缓冲层内。在一些实施方式中，光阻挡层的第一部分或光阻挡层的第二部分中的至少一者位于金属格栅结构与第一像素区域及第二像素区域之间的缓冲层的表面上。在一些实施方式中，第一像素区域及第二像素区域为像素阵列的不相邻像素区域。在一些实施方式中，其中光阻挡层的第一部分至少延伸至第一像素区域与相邻于第一像素区域的像素区域之间的边界。在一些实施方式中，光阻挡层的第二部分至少延伸至第二像素区域与相邻于第二像素区域的像素区域之间的边界。
如以上更详细描述，本文描述的一些实施方式提供了一种像素阵列的制造方法。像素阵列的制造方法包含在像素阵列的第一像素区域中形成第一光电二极管的步骤。方法包含在像素阵列的第二像素区域中形成第二光电二极管的步骤。方法包含在至少第一像素区域及第二像素区域上方形成光阻挡层的步骤，该光阻挡层包含在第一像素区域上方的具有第一厚度的第一部分，并且光阻挡层包含在第二像素区域上方的具有与第一厚度不同的第二厚度的第二部分。方法包含在光阻挡层的第一部分及光阻挡层的第二部分上方形成金属格栅结构的步骤。
在一些实施方式中，第二厚度不同于第一厚度导致第二像素区域的量子效率(QE)不同于第一像素区域的QE。在一些实施方式中，像素阵列的制造方法进一步包含以下步骤：在像素阵列的第三像素区域中形成第三光电二极管，其中实质上并未在第三像素区域上方形成光阻挡层的任何部分。在一些实施方式中，形成该光阻挡层的步骤包含以下步骤：在至少第一像素区域及第二像素区域上方沉积第一光阻挡材料层；蚀刻第一光阻挡材料层，使得第一光阻挡材料层的部分在第一像素区域上方，并且使得第一光阻挡材料层的任何部分均不在第二像素区域上方；在至少第一像素区域及第二像素区域上沉积光阻挡层的第二层；及蚀刻第二光阻挡材料层，使得第二光阻挡材料层的部分在第一像素区域上方，并且使得第二光阻挡材料层的部分在第二像素区域上方。在一些实施方式中，像素阵列的制造方法进一步包含以下步骤：在沉积第一光阻挡材料层之前沉积缓冲层的至少一部分。在一些实施方式中，像素阵列的制造方法进一步包含以下步骤：在蚀刻第二光阻挡材料层之后沉积缓冲层的至少一部分。在一些实施方式中，其中至少以下之一：光阻挡层的第一部分形成为至少延伸至第一像素区域与相邻于第一像素区域的像素区域之间的边界，或者光阻挡层的第二部分形成为至少延伸至第二像素区域与相邻于第二像素区域的像素区域之间的边界。
如以上更详细描述，本文描述的一些实施方式提供了一种像素阵列。像素阵列包含多个像素区域，该些像素区域包含第一像素区域、第二像素区域及第三像素区域。像素阵列包含金属格栅结构，金属格栅结构包含第一金属格栅装置及第二金属格栅装置，第一金属格栅装置在第一像素区域与第三像素区域之间的边界上方，并且第二金属格栅装置在第二像素区域与第三像素区域之间的边界上方。像素阵列包含在该些像素区域上方并在金属格栅结构下方的光阻挡层，光阻挡层包含第一部分及第二部分，第一部分具有第一厚度并且在第一像素区域上方并且至少延伸至第一像素区域与第三像素区域之间的边界，第二部分具有第二厚度并且在第二像素区域上方并且至少延伸至第二像素区域与第三像素区域或第四像素区域之间的边界，第二厚度不同于第一厚度。
在一些实施方式中，第一像素区域的量子效率(quantum efficiency；QE)不同于第二像素区域的QE及第三像素区域的QE，并且第二像素区域的QE不同于第三像素区域的QE。在一些实施方式中，光阻挡层的任何部分实质上不在第三像素区域上方。在一些实施方式中，第三像素区域的量子效率(QE)高于第一像素区域的QE及第二像素区域的QE。
上文概述了数个实施例的特征，使得本领域具有通常知识者可以更好地理解本揭露的各态样。本领域具有通常知识者应理解，本领域具有通常知识者可以容易地将本揭露用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。本领域具有通常知识者亦应认识到，该些等效构造不脱离本揭露的精神及范畴，并且在不脱离本揭露的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

Claims (1)

1.一种像素阵列，其特征在于，包含：
多个像素区域，包含一第一像素区域及一第二像素区域；
一金属格栅结构，位于所述多个像素区域上方；及
一光阻挡层；
该光阻挡层的一第一部分在该第一像素区域上方并且在该金属格栅结构下方，该第一部分具有一第一厚度；并且
该光阻挡层的一第二部分在该第二像素区域上方并且在该金属格栅结构下方，该第二部分具有不同于该第一厚度的一第二厚度。
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