CN113919108A - 一种基于多种群分层协助进化的基准源结构优化方法 - Google Patents

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Abstract

本发明提供了一种基于多种群分层协助进化的基准源结构优化方法，包括S1，在电路结构中划分出待进化模块与固定功能模块，采用改进追踪编码的方式生成待进化模块的拓扑结构；S2，利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构；S3，将待进化模块的最优拓扑结构作为最优个体，将其参数信息传输至固定功能模块，利用多种群分层协助由局部寻优到全局寻优，获得最优电路拓扑结构。本发明生成的电路性能参数可以达到人工设计水平的模拟集成电路。本发明具有时间效率高，集成完整性强，自动设计电路结构，筛选优化电路，最终电路性能指标优越的优点。

Description

一种基于多种群分层协助进化的基准源结构优化方法
技术领域
本发明涉及模拟集成电路领域，尤其涉及一种基于多种群分层协助进化的基准源结构优化方法。
背景技术
模拟集成电路在电路系统设计中发挥着不可或缺的作用，绝大多数电子设备内部都要模拟电路的参与，在模拟集成电路设计过程中需要权衡许多种的性能指标，在多个可能冲突的目标间寻求平衡点，需要通过电路仿真不断模拟、调优和改进，哪怕对于有丰富经验的设计者来说，设计模拟电路依然是一项需要大量耗时的艰巨工作。模拟集成电路设计的大量需求与人工设计中周期长的矛盾，促使了模拟集成电路自动化设计的产生。
但目前传统的模拟集成电路自动化设计软件，如Cadence提供的模拟设计环境(ADE)GXL和MunEDA提供的WiCkeD。现有技术方案存在以下问题：模拟电路的性能约束复杂且难以解决；电路参数优化过程中忽略约束会导致优化速度慢，过拟合或欠拟合，导致优化失败。
发明内容
鉴于上述问题，本发明的目的在于提供一种基于多种群分层协助进化的基准源结构优化方法，包括：
S1，在电路结构中划分出待进化模块与固定功能模块，采用改进追踪编码的方式生成待进化模块的拓扑结构；
S2，利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构；
S3，将待进化模块的最优拓扑结构作为最优个体，将其参数信息传输至固定功能模块，利用多种群分层协助由局部寻优到全局寻优，获得最优电路拓扑结构。
作为优选，所述采用改进追踪编码的方式生成待进化模块的拓扑结构，包括：
S11，从起始节点开始，根据预先设置的指令集依次初始化电路器件，初始状态根据指令集产生有效电路拓扑结构编码；
S12，初始化电路拓扑结构模型，固定电路结构模块，产生待进化电路模块。
作为优选，所述利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构，包括：
S21，将每一个拓扑结构初始化为多种群，多种群即为各部分具体拓扑结构，种群之间又划分为多层，子种群之间以树的形式相连接；分层多种群示意图如图4所示。
S22，将子种群的多层次结构分为三个等级，分别为顶层、中间层和底层；具体的子种群的分层结构和信息传递方式如图5所示。
S23，初始化底层种群，以随机方式创建种群数量，底层子种群进行信息传递，将优秀个体共享；即为底层种群迁移；所述优秀个体表示优秀结构下的MOS管的wlm参数信息；
S24，底层子种群进化规定代数后，计算适应度，即为性能指标的加权权重，子种群向父节点的子种群传递适应度最大的最优参数信息；
S25，每两个底层子种群进化完成后把最后一代个体染色体合并到中间层的子种群；
S26，中间层的子种群以合并的染色体集合作为初始种群，开始本层子种群的进化；
S27，中间层的子种群进行同层次子种群的个体迁移和向上一层次的子种群进行合并；
S28，依次类推，进化在顶层的唯一子种群处结束，获得待进化电路模型的最优拓扑结构。
本发明提供一种基于多种群分层协助进化的基准源结构优化方法，通过划分具体结构和待进化结构，以内在的电路逻辑性为约束条件，扩充命令集，利用多种群分层协助进化自动设计出符合性能要求的电路拓扑结构，再利用近端策略优化和OOR函数的算法思想，根据电路约束条件实现多目标优化。最终自动设计的模拟集成电路拓扑结构，使其生成的电路性能参数可以达到人工设计水平的模拟集成电路。本发明具有时间效率高，集成完整性强，自动设计电路结构，筛选优化电路，最终电路性能指标优越的优点。
附图说明
利用附图对本发明作进一步说明，但附图中的实施例不构成对本发明的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。
图1，为本发明一种基于多种群分层协助进化的基准源结构优化方法的一种示例性实施例图。
图2，为本发明的全MOS电压基准源电路模型的一种示例性实施例图。
图3，为本发明的全MOS基准源电路的追踪编码的一种示例性实施例图。
图4，为本发明的分层多种群示意图。
图5，为本发明的子种群间的信息传递的一种示例性实施例图。
图6，为本发明的缓存的内存模型的一种示例性实施例图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
如图1所示的一种实施例，本发明提供了一种基于多种群分层协助进化的基准源结构优化方法，包括：
S1，在电路结构中划分出待进化模块与固定功能模块，采用改进追踪编码的方式生成待进化模块的拓扑结构；
S2，利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构；
S3，将待进化模块的最优拓扑结构作为最优个体，将其参数信息传输至固定功能模块，利用多种群分层协助由局部寻优到全局寻优，获得最优电路拓扑结构。
在基准源电路中，局部指的是电流源模块，在这里是待进化模块，固定功能模块指的是基准源的电流镜电路模块、启动电路模块、负载电路模块和放大器电路模块。全局是局部和固定构成整个基准源电路。
优化得到最优待进化模块的拓扑结构后，即完成了局部寻优，最优待进化模块的拓扑结构作为最优个体，将参数信息传递给其他模块的拓扑结构，最终完成全局的优化，即全局寻优。这种优化方式类似于种群的个体的信息的传递和合并。
在S3中，输入到多种群分层协助中的电路取样参数由局部电路的取样参数扩展到全局电路的取样参数。
作为优选，所述采用改进追踪编码的方式生成待进化模块的拓扑结构，包括：
S11，从起始节点开始，根据预先设置的指令集依次初始化电路器件，初始状态根据指令集产生有效电路拓扑结构编码；
S12，初始化电路拓扑结构模型，固定电路结构模块，产生待进化电路模块。
具体的，主要方法为扩充编码方式和增添连接规则，该过程详细来看:
本文对全MOS电压基准源电路的寻优模型进行分解得到若干电路子模块，如图2所示，其中，电流镜电路模块、启动电路模块、负载电路模块和放大器电路模块内部电路拓扑结构是固定的，电路内部器件参数在初步筛选阶段也是固定不变的，而待进化模块则是需要通过改进追踪编码和寻优算法不断产生新的结构，不断得到优化。
待进化电路模块的电路拓扑结构生成方式是改进的追踪编码，电路拓扑结构的生成是从起始节点开始，通过不断的随机选择命令集，和不断的随机选择电路元器件，生成所需要的电路。
针对基准源电路寻优模型，需要扩充追踪编码的指令集和外部固定模块相连接。需要扩充的指令集：CAST-TO-AMPLIFIER(CTA)、CAST-TO-MIRROR(CTM)、CAST-TO-STARTUP(CTSU)和CAST-TO-ACTIVELOAD(CTAL)。
每条指令的具体含义如下：CAST-TO-AMPLIFIER(CTA)指令表示使当前电路连接至放大器电路模块。即在已存在的电路结构中，在全局移动点处添加一个新的器件，输入端为全局移动点所在点，输出端连接至放大器电路模块的某一节点。因为放大器电路模块对外暴露的节点有多个，因此需要随机选取一个暴露节点，并把选取的暴露节点信息保存在编码信息中。
CTM、CTSU和CTAL三条指令同CTA指令一样，分别表示把新增器件连接至电流镜电路模块、启动电路模块和负载电路模块，且都需要额外信息位表示连接的具体节点。
同时，我们对自动生成拓扑结构增加了额外信息段以确定起始节点和终止节点的连接方式。在追踪编码的原始模型中，因为待进化电路模块只需要与输入电路模块和输出电路模块相连，而没有其它模块参与，只需要把待进化电路模块的起始节点连接输入电路模块，终止节点连接输出电路模块即可。但在基准源电路拓扑结构寻优模型中，与外部相连的有四个模块，因此，待进化电路部分的起始节点和终止节点需要随机选取外部四个电路模块其中的两个进行相连，选择方式是随机选择，其相关信息编码方式如图3所示，若操作指令是CTA、CTM、CTSU和CTAL其中之一，则需要在染色体片段的最后一位增加信息位以表示连接的外部电路模块节点信息。在对全部MOS管编码完成后，需要增加染色体片段用来表示整个待进化电路模块的全局输入输出节点信息。其中最后一段染色体片段的StartEndNode位仅起到标识的作用，表示此段染色体片段包含输入输出节点的信息。
作为优选，所述利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构，包括：
S21，将每一个拓扑结构初始化为多种群，多种群即为各部分具体拓扑结构，种群之间又划分为多层，子种群之间以树的形式相连接；分层多种群示意图如图4所示。
S22，将子种群的多层次结构分为三个等级，分别为顶层、中间层和底层；具体的子种群的分层结构和信息传递方式如图5所示。
S23，初始化底层种群，以随机方式创建种群数量，底层子种群进行信息传递，将优秀个体共享；即为底层种群迁移；所述优秀个体表示优秀结构下的MOS管的wlm参数信息；
S24，底层子种群进化规定代数后，计算适应度，即为性能指标的加权权重，子种群向父节点的子种群传递适应度最大的最优参数信息；
S25，每两个底层子种群进化完成后把最后一代个体染色体合并到中间层的子种群；
S26，中间层的子种群以合并的染色体集合作为初始种群，开始本层子种群的进化；
S27，中间层的子种群进行同层次子种群的个体迁移和向上一层次的子种群进行合并；
S28，依次类推，进化在顶层的唯一子种群处结束，获得待进化电路模型的最优拓扑结构。
利用多种群分层协助进化产生最优拓扑结构，可以避免在寻优过程中出现对初始种群过于敏感和容易出现早熟这两个问题。作为优选，所述利用多种群分层协助进化对待进化模块和固定功能模块的拓扑结构进行寻优，获得最优电路拓扑结构，具体是将待进化模块和固定功能模块的拓扑结构一起输入到多种群分层协助进化算法中，获得最终的最优电路拓扑结构。
在S24的优化过程中，我们运用了OOR函数指导我们的优化过程。OOR函数可以更好地指导不可行解从不可行域到可行域的定向改进，而并不是简单的不考虑改组解集。OOR函数返回0或者正值，定义如下：
Figure BDA0003368169530000051
其中，ui(x)表示OOR函数，x指的是一个解，若满足问题的约束条件，则称该解为可行解，否则称为不可行解，gi(x)表示目标函数；
Npunish为惩罚因子，用以调整违反约束的程度，OOR函数先把违反约束的程度压缩到了0至1之间，然后将其乘以惩罚因子来计算真正的约束违反程度。当解满足约束条件时，OOR函数为零，当解不满足约束条件时，OOR函数大于零，违反约束程度越大，其值越大，一直上升到Npunish为止。
在优化过程，为减少调用hspice计算适应度的时间，利用缓存机制查询添加拓扑结构，具体步骤如下：
步骤5.1、利用散列表数据结构进行查询操作，根据一对键值对来进行数据访问；
步骤5.2、采用缓存机制数组和链表的结合存储拓扑结构，存储过程是通过哈希算法算出数组下标；
步骤5.3、判断哈希冲突，则以链表的形式存在该数组后；
步骤5.4、最终散列表内每一个元素为一个键值对，键值对为电路结构信息，值为该电路结构的适应度值，最终缓存的内存模型如图6所示。
每次优化后调用hspice测试电路性能的时候，就会利用上述缓存机制，也可以在S12中使用缓存机制添加扩充指令。
本发明提供一种基于多种群分层协助进化的基准源结构优化方法，通过划分具体结构和待进化结构，以内在的电路逻辑性为约束条件，扩充命令集，利用多种群分层协助进化自动设计出符合性能要求的电路拓扑结构，再利用近端策略优化和OOR函数的算法思想，根据电路约束条件实现多目标优化。最终自动设计的模拟集成电路拓扑结构，使其生成的电路性能参数可以达到人工设计水平的模拟集成电路。本发明具有时间效率高，集成完整性强，自动设计电路结构，筛选优化电路，最终电路性能指标优越的优点。
尽管已经示出和描述了本发明的实施例，本领域技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变形，本发明的范围由权利要求及其等同物限定。
需要说明的是，在本发明各个实施例中的各功能单元/模块可以集成在一个处理单元/模
块中，也可以是各个单元/模块单独物理存在，也可以是两个或两个以上单元/模块集成在一个单元/模块中。上述集成的单元/模块既可以采用硬件的形式实现，也可以采用软件功能单元/模块的形式实现。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解应当理解，可以以硬件、软件、固件、中间件、代码或其任何恰当组合来实现这里描述的实施例。对于硬件实现，处理器可以在一个或多个下列单元中实现：专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、设计用于实现这里所描述功能的其他电子单元或其组合。对于软件实现，实施例的部分或全部流程可以通过计算机程序来指令相关的硬件来完成。
实现时，可以将上述程序存储在计算机可读介质中或作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是计算机能够存取的任何可用介质。计算机可读介质可以包括但不限于RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质。

Claims (3)

1.一种基于多种群分层协助进化的基准源结构优化方法，其特征在于，包括：
S1，在电路结构中划分出待进化模块与固定功能模块，采用改进追踪编码的方式生成待进化模块的拓扑结构；
S2，利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构；
S3，将待进化模块的最优拓扑结构作为最优个体，将其参数信息传输至固定功能模块，利用多种群分层协助由局部寻优到全局寻优，获得最优电路拓扑结构。
2.根据权利要求1所述的一种基于多种群分层协助进化的基准源结构优化方法，其特征在于，所述采用改进追踪编码的方式生成待进化模块的拓扑结构，包括：
S11，从起始节点开始，根据预先设置的指令集依次初始化电路器件，初始状态根据指令集产生有效电路拓扑结构编码；
S12，初始化电路拓扑结构模型，固定电路结构模块，产生待进化电路模块。
3.根据权利要求1所述的一种基于多种群分层协助进化的基准源结构优化方法，其特征在于，所述利用多种群分层协助进化对待进化模块电路的拓扑结构进行寻优，获得待进化模块的最优拓扑结构，包括：
S21，将每一个拓扑结构初始化为多种群，多种群即为各部分具体拓扑结构，种群之间又划分为多层，子种群之间以树的形式相连接；分层多种群示意图如图4所示。
S22，将子种群的多层次结构分为三个等级，分别为顶层、中间层和底层；具体的子种群的分层结构和信息传递方式如图5所示。
S23，初始化底层种群，以随机方式创建种群数量，底层子种群进行信息传递，将优秀个体共享；即为底层种群迁移；所述优秀个体表示优秀结构下的MOS管的wlm参数信息；
S24，底层子种群进化规定代数后，计算适应度，即为性能指标的加权权重，子种群向父节点的子种群传递适应度最大的最优参数信息；
S25，每两个底层子种群进化完成后把最后一代个体染色体合并到中间层的子种群；
S26，中间层的子种群以合并的染色体集合作为初始种群，开始本层子种群的进化；
S27，中间层的子种群进行同层次子种群的个体迁移和向上一层次的子种群进行合并；
S28，依次类推，进化在顶层的唯一子种群处结束，获得待进化电路模型的最优拓扑结构。
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