CN113673195B - 一种基于网络拓扑顺序的电路门尺寸优化方法 - Google Patents

Abstract

一种基于网络拓扑顺序的电路门尺寸优化方法，包括以下步骤：根据电路的连接关系，对整体电路进行分组；完成分组后，分别对每一个分组的电路进行优化；合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化。本发明的基于网络拓扑顺序的电路门尺寸优化方法，既保证了优化精度，又避免了传统的基于数学形式的优化算法需要对结果进行取整的问题，同时提高了门尺寸优化问题的求解速度。

Description

一种基于网络拓扑顺序的电路门尺寸优化方法

技术领域

本发明涉及电子设计自动化（Electronic Design Automation，EDA）技术领域，尤其涉及一种基于网络拓扑顺序的离散门尺寸（Gate Sizing）优化算法。

背景技术

EDA（Electronic Design Automation）借助电子计算机，利用一系列软件工具完成集成电路等电子系统的自动化设计。其主要目标是将高层次的硬件描述语言转化成可实现的电路设计，在功能正确的前提下满足时序、功耗和面积等一系列约束。EDA工具极大的提升了电路设计的效率，缩短了设计周期，节约了设计成本。随着集成电路规模的不断增长，如何快速可靠的实现高层次描述到电路的转换，成为EDA领域的一大挑战。研究并实现高性能的算法模型对突破EDA领域的技术封锁、实现行业的深化发展无疑具有重要意义。

通常电路综合会给出一个原始的抽象电路（逻辑或物理）设计，其中包含的电路单元具有某一尺寸。对于一个特定的单元而言，它在单元库中对应多个逻辑功能相同但尺寸不同的实现。使用不同的单元实现对电路的时序、功耗和面积等都会造成不同的影响。通过选取不同单元的组合来满足电路的时序、功耗和面积等设计约束的过程，就是调整单元尺寸的过程，即门尺寸优化。它是平衡电路性能和功耗的重要手段之一。随着集成电路规模的不断增长，如何在有限的时间内计算出满足时序等约束的解，同时尽可能减少面积和功耗，给门尺寸优化问题带来了巨大挑战。目前寻求特定约束下的门尺寸优化解需要平衡运行时长和优化结果，在超大规模集成电路的背景下，仍然是学术界与工业界都在积极探索的优化问题。

早在上个世纪90年代前后，研究者们通过数学建模和分析，将晶体管尺寸优化问题转化为几何规划（geometric programing）或凸规划（convex programing）问题进行求解。随着集成电路规模的增长，直接求解几何规划或凸规划问题在运行时间上变得不可接受。为缓解这一限制，Chen等人利用拉格朗日松弛（Lagrangian relaxation）和次梯度法(subgradient method)对求解约束进行了简化。尽管如此，这些方法仍然无法适应快速增长的电路规模。为进一步加速计算，有学者提出延迟预算法。该方法通过预算的方式分配延迟约束到每一个电路单元，使得各个电路单元可以独立计算各自约束下的最小尺寸。这在很大程度上缩小了求解规模，因而其计算速度也是相对最快的。然而这些方法在求解过程中用到的对门尺寸连续性的假设，在实际电路设计中很可能无法满足。尤其是在ASIC设计中，通常都会使用预设的标准单元库，库中定义的单元尺寸是离散的。因而在近年来的研究中，学者们开始尝试适合离散单元的方法进行优化,如分支界定（branch-and-bound）法、动态规划（dynamic programing）法和基于敏感性分析的（sensitivity-based）方法。

离散域上的门尺寸优化已被证明是一个NP难题。因此迄今为止，对该问题的求解只能寻找近似解，而无法给出有效的精确解法。在商用工具中，一般首要的指标是保证无违例（violation，主要指slack、slew和maximum capacitance这三方面），在这一前提下再考虑寻找泄漏功耗（leakage power）低、总面积小的解。Synopsys（新思科技）提出了一个数值求解框架用作门尺寸优化。该方法每次选取部分电路，根据其RC（电阻电容）模型，估计门延时和线延时，并将其表示为多项式形式，交由数值求解器求解。不断重复这一过程直到整个电路都被处理，即完成一次迭代；不断重复整个过程直到迭代结束。总体而言，该方法在多数情况下都可以求得合理解，但是仍然存在几点不足。其一，数值求解器中存在较多参数，这些参数的取值很大程度上依赖人工经验；其二，求解的结果和运行时长都具有一定的随机性，与初始解的选取有关；其三，数值求解器的计算量较大，随着电路规模的增长，整体求解时间将快速上升。

总结而言，不论是在学术界或是工业界，门尺寸优化问题都取得了一定的成果。基于门尺寸连续性假设的方法在数学上具有优雅的表达形式，但是求解结果面临取整的问题。严格的取整算法将使耗时显著增加，而简单的取整方式往往导致求解结果的恶化。基于离散门尺寸的方法则需要直接求解一个NP难题，通过平衡运行时间和优化结果得到近似解，因而不论是在求解结果上或是运行时间上都存在优化的空间。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种基于网络拓扑顺序的电路门尺寸优化方法，通过使可行解沿着网络拓扑结构传播的方式来快速求解门尺寸优化问题。既保证了优化精度，又避免了传统的基于数学形式的优化算法需要对结果进行取整的问题，同时提高了门尺寸优化问题的求解速度。

为实现上述目的，本发明提供的基于网络拓扑顺序的电路门尺寸优化方法，包括以下步骤：

根据电路的连接关系，对整体电路进行分组；

完成分组后，分别对每一个分组的电路进行优化；

合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化。

进一步地，所述根据电路的连接关系，对整体电路进行分组的步骤，还包括，

从路径的输入信号端开始，将与之连接的输出端及输出端所在的网络划入同一分组，直至路径的终点。

进一步地，所述完成分组后，分别对每一个分组的电路进行优化的步骤，还包括，

将同一分组下的电路进行单独提取，沿着逆信号流的方向对电路网络进行分级；

确定网络分级后，从初级网络开始初始化可能解；

所有可能解在网络内传播至网络的驱动端；

完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果。

进一步地，所述单独提取同一分组下的电路，沿着逆信号流的方向对电路网络进行分级的步骤，还包括，

级数从0开始，每经过一个电路单元则级数增加一级；

网络包括一个驱动端和若干接收端，所述驱动端的级数为所有接收端级数的最大值。

进一步地，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，

将结点的线模型等效为RC模型，可能解沿着线传播。

进一步地，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，提取不同分支的可能解进行合并，合并后的可能解进行电容加和。

进一步地，还包括，对不满足电路约束的可能解和冗余解进行剪枝。

更进一步地，所述完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果的步骤，还包括，若当前所在的网络非顶级网络，则网络级数加1，从分级网络中取新一级网络继续优化。

为实现上述目的，本发明还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行如上文所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时执行如上文所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

本发明的基于网络拓扑顺序的电路门尺寸优化方法，具有以下有益效果：

1）通过可行解沿逆信号流方向的逐级传播，最终传播至信号路径的起点，从而求得多个可能的门尺寸优化方案；

2）基于网络拓扑顺序的可行解传播算法，避免了直接求解几何规划或凸规划问题，不需要对求解结果进行取整，在保证优化结果的同时提升了求解速度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的基于网络拓扑顺序的电路门尺寸优化方法流程图；

图2为根据本发明的实施例的电路示意图；

图3为根据本发明的对分组电路优化工作流程图；

图4为根据本发明的实施例的可行解在网络内的传播示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

实施例1

图1为根据本发明的基于网络拓扑顺序的电路门尺寸优化方法流程图，下面将参考图1，对本发明的基于网络拓扑顺序的电路门尺寸优化方法进行详细描述。

首先，在步骤101，在流程开始时，输入整个电路设计，根据电路的连接关系，将整体电路划分为多个部分。

优选地，从路径的输入信号端开始，将与之连接的输出端及输出端所在的网络均纳入同一分组，直至路径的终点。

本实施例中，以图2中（a）所示电路为例，A、B端为信号输入方向。取其中一条路径的起始端A开始，经过信号线W21到达寄存器S21的CK端，再从Q端输出，经过信号线W22到达下一个电路单元S22；S22输出后经过W23，一方面流经W25到达寄存器S24的D端，即路径终点；另一方面流经W24、S23、W26最终到达S25结束。因此，这些所有自A端起，直至路径结束所经过的线网和电路单元都划分为同一分组（图中加粗部分）。

在步骤102，完成分组后，对每一个分组的电路进行优化。

本发明实施例中，具体采用以下两种方式对每一个分组的电路进行优化：

方式一：

根据时序分析的结果，依照时序松弛度（slack）对所有分组排序，从最差的分组开始处理，直至处理完所有分组。

方式二：

当分组数量众多或需要加速计算时，则可对多个分组并行处理。

优选地，对分组电路中的网络按照逆信号流顺序进行分级，然后从初始一级开始逐级将可能解往高层级网络传播，最终传至顶级网络。从最终的可行解中选取最优解作为该分组的优化结果。

图3为根据本发明的对分组电路优化工作流程图，包括以下步骤：

步骤301，逆信号流顺序对网络进行分级。

本实施例中，将同一分组下的电路单独提取出来，以图2中（b）所示电路为例，沿着逆信号流的方向，在图上标出了每个电路单元pin脚对应的级数，用L=n（n为级数）表示。级数从0开始，每次经过一个电路单元则级数增加一级。对于网络而言，它通常有一个驱动端（Driver）和多个接收端（Sink），如图4中（a）所示，驱动端的级数为所有接收端级数的最大值，也即该网络的级数。

步骤302，确定网络分级后，从初级（第0级）网络开始，初始化可能解。该步骤中，可能解的基本表示形式为（t，c），其中t为时序要求的时间（require time，RT），c为下游电路（downstream）的电容总和。更多地，可能解中还可以附带电路单元总面积a，总泄漏功耗p等信息。

本实施例中，如图 2中（c）所示电路，初级网络net1包含驱动端pin3和接收端pin1。其中pin1的RT可由时序分析得到，pin1的初始电容根据单元库中选择的单元不同，对应不同的pin脚电容，因此其初始解形如(t1,c11)，(t1,c12)…(t1,c1n)，其中n表示可选择的不同单元数量。更一般的，可以附带上面积和功耗信息，初始化为（t,c,a,q）的形式。

步骤303，将可能解在网络内向驱动端传播。该步骤是可选的，比如在布线之前，很可能还没有线长信息，因此网络内的RC模型无法建立；或者在较早的工艺中，线延时占据的比例很小，则可以忽略线网的延时。而在先进工艺中，在获得线网RC信息后，为了更精确的估计延时，需要让可能解在网络内沿线网传播。

优选地，可能解的传播过程分为两种情况，其一，沿着线传播，如图4中（b）所示。设在结点A的可能解有(t1,c1),..(tn,cn)。线模型可以等效为RC模型，电阻值R，电容值C，则可能解沿线传播至结点B可以简单的按照Elmore Delay模型估计：ti’=ti-RC/2-Rci；ci’=ci+C。其二，分支合并，如图4中（c）所示。设在分支1取出一个解（t1,c1），在分支2取出另一个解（t2,c2），则合并后的解可以表示为t=min(t1,t2)，c=c1+c2。即电容加和，时间取更严格的一个分支（如：若分支1的时间t1<t2，则合并后的时间t取分支1的时间t1；否则，合并后的时间t取分支2的时间t2。）。最后，不论是沿线传播或者是分支合并，都需要对可能解进行剪枝。

优选地，剪枝有两种典型的情况，其一，解的电容值不满足电路约束。例如，电容值大于电路单元pin脚所允许的最大电容，则可以删除该可能解。其二，存在一个解A（tA,cA）优于另一个解B(tB,cB)，则解B是一个冗余解。在仅考虑时间和电容的情形下，定义优于的条件为tA>tB且cA<cB，即解A在时间上更优且在电容上也更优。此时可以删除冗余解B。

步骤304，在网络内传播后，所有可行解传播至网络的驱动端。接下来，根据连接关系沿网络间传播可行解。以图2中（c）所示电路为例，假设此时net1的解已完成网络内传播，则此时电路单元S23的输出端pin3的可行解要向其输入端pin4传播，也即传播至net2的接收端。取其中一个可行解(t,c)为例，设电路单元S23可选择的尺寸为{C1,C2…Cn}，则传播至pin4端的解可以这样计算：t’=t-D(slew,c),c’=C(pin4,Ci)。其中函数D表示信号经过电路单元的延时，通常可以查表得到，由输入端的信号翻转率（slew）和输出端的负载（这里等于pin3处的电容c）决定。由于电路单元S23本身的尺寸可能发生变化，因此如果要更精确的估计时序，可以选择先更新其输入端的slew值。函数C表示电路单元S23取尺寸Ci时，pin4脚对应的电容值，通常也可以通过查表得到该值。可以看到，对于电路单元S23而言，在同一尺寸Ci下，其pin4端的电容值是确定的，均为c’=C(pin4,Ci)。这也决定了在同一尺寸Ci下，传播至pin4端的非冗余解至多为一个。可以反证，如果有两个解，则分别可以表示为A(tA,c’)和B(tB,c’)，则必有其中一个解的时间不超过另一个解，不妨设tA>=tB，而它们的电容值相等，于是解A优于解B，可以删除冗余解B。更进一步，若电路单元共有n种可能的尺寸{C1,C2…Cn}，则pin4端至多有n种非冗余的可行解。这保证了可行解在传播过程中的数量总是能控制在很有限的范围内，从而保证了算法的求解速度。

步骤305，完成网络间传播后，可行解将传播至上一级网络的接收端。此时需要判断当前所在的网络是否为顶级网络，若是，说明这一分组的网络已经全部处理完成。在最顶级的网络接收端中，包含了本组所有可行的优化结果。若否，则执行步骤306。

步骤306，更新网络级数（级数加1），从分级网络中取新一级网络继续优化。

步骤307，根据约束条件，在满足时序约束t的前提下，选择最优结果（如面积最小或功耗最低），或直接选择时序最优的解。

在步骤103，处理完成所有的分组后，将它们的处理结果进行合并，统一将需要替换的电路单元应用到整个电路中，完成整个电路的门尺寸优化过程。

本发明提出了一种天然适用于离散门尺寸优化的算法。不同于传统的基于几何规划或凸规划形式的求解方法，本发明通过可行解沿逆信号流方向的逐级传播，最终传播至信号路径的起点，从而求得多个可能的门尺寸优化方案。这种基于网络拓扑顺序的可行解传播算法，避免了直接求解几何规划或凸规划问题，不需要对求解结果进行取整，在保证优化结果的同时提升了求解速度。

本发明的一个实施例中，还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行如上文所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

本发明的一个实施例中，还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时执行如上文所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，包括以下步骤：

根据电路的连接关系，对整体电路进行分组；

完成分组后，根据电路网络拓扑顺序分别对每一个分组的电路进行优化；

合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化；

所述根据电路的连接关系，对整体电路进行分组的步骤，还包括，

从路径的输入信号端开始，将与之连接的输出端及输出端所在的网络划入同一分组，直至路径的终点；

所述完成分组后，根据电路网络拓扑顺序分别对每一个分组的电路进行优化的步骤，还包括，

将同一分组下的电路进行单独提取，沿着逆信号流的方向对电路网络进行分级；

确定网络分级后，从初级网络开始初始化可能解；

所有可能解在网络内传播至网络的驱动端；

完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果；

所述将同一分组下的电路进行单独提取，沿着逆信号流的方向对电路网络进行分级的步骤，还包括，

级数从0开始，每经过一个电路单元则级数增加一级；

网络包括一个驱动端和若干接收端，所述驱动端的级数为所有接收端级数的最大值；

所述可能解，表示形式为（t，c），其中，t为时序要求的时间，c为下游电路的电容总和。

2.根据权利要求1所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，

将结点的线模型等效为RC模型，可能解沿着线传播。

3.根据权利要求1所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，提取不同分支的可能解进行合并，合并后的可能解进行电容加和。

4.根据权利要求3所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，还包括，对不满足电路约束的可能解和冗余解进行剪枝。

5.根据权利要求1所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果的步骤，还包括，若当前所在的网络非顶级网络，则网络级数加1，从分级网络中取新一级网络继续优化。

6.一种电子设备，其特征在于，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行权利要求1至5任一项所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

7.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序运行时执行权利要求1至5任一项所述的基于网络拓扑顺序的电路门尺寸优化方法的步骤。

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