CN113900595B - Ddr访问方法、装置、电子设备及系统 - Google Patents

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Abstract

本申请提供一种DDR访问方法、装置及电子设备，DDR可以存储第一传输块的译码数据，其中，该第一传输块是经PDSCH传输的。对于该DDR，可以根据DDR在第一时隙的吞吐率，调节DDR在所述第一时隙的频率和/或电压，其中，该第一时隙为PDSCH的时隙。也就是说，本申请中以PDSCH的时隙为单位，按照DDR在第一时隙内的吞吐率，动态调节DDR在第一时隙的频率和/或电压。由于译码器也是以PDSCH的时隙为单位，对PDSCH所传输的传输块进行译码，使得时隙之间DDR的吞吐率可能出现较大的差异。本申请PDSCH的时隙为单位，根据DDR在第一时隙内的吞吐率动态调节DDR在第一时隙的频率和/或电压，在满足DDR工作需求的情况下，使DDR的频率和/或电压的变化更为精确，从而进一步优化DDR的功耗。

Description

DDR访问方法、装置、电子设备及系统
技术领域
本申请涉及通信技术领域，特别是涉及一种DDR访问方法、装置及电子设备。
背景技术
双倍速率同步动态随机存储器(Double Data Rate SDRAM，DDR SDRAM)是终端的重要存储器，在终端运行过程中，DDR能够参与大多数的数据处理过程。例如，终端对接收到的传输块进行译码时，便需要DDR存储译码过程中所产生的数据。
目前，DDR的电压通常是由终端的网络配置确定的。例如，根据终端的网络配置的载波参数，计算DDR可能出现的最大吞吐率，进而根据最大吞吐率来设置DDR的电压。
发明内容
本申请实施例提供了一种DDR访问方法、装置及电子设备，有利于节省DDR的功耗。
第一方面，提供一种DDR访问方法，该方法包括：
根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率和/或电压，其中，第一时隙为物理下行共享信道PDSCH的时隙；
在第一时隙，基于DDR在第一时隙的频率和/或电压，对DDR读取和/或写入第一传输块的译码数据，第一传输块是经PDSCH传输的。
第二方面，提供一种基于DDR的数据传输方法，适用于第一方面任一项提供的DDR访问方法中，该方法包括：
在第一时隙对第一传输块进行译码，第一传输块是经PDSCH传输的，第一时隙为PDSCH的时隙；
对DDR读取和/或写入第一传输块的译码数据。
第三方面，提供一种DDR访问装置，该装置包括：
调节模块，用于根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率和/或电压，其中，第一时隙为物理下行共享信道PDSCH的时隙；
访问模块，用于在第一时隙，基于DDR在第一时隙的频率和/或电压，对DDR读取和/或写入第一传输块的译码数据，第一传输块是经PDSCH传输的。
第四方面，提供一种基于DDR的数据传输装置，该装置包括：
译码模块，用于在第一时隙对第一传输块进行译码，第一传输块是经PDSCH传输的，第一时隙为PDSCH的时隙；
访问模块，用于对DDR读取和/或写入第一传输块的译码数据。
第五方面，提供一种电子设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行该计算机程序时实现上述第一方面、第二方面所述的方法。
第六方面，提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述第一方面、第二方面所述的方法。
第七方面，提供一种双倍速率同步动态随机存储器的访问系统，包括控制单元、DDR和供电单元，其中，供电单元，用于在控制单元的控制下为DDR供电；
控制单元，用于执行上述第一方面、第二方面任一项所述的方法。
在本申请所提供的DDR访问方法中，DDR可以存储第一传输块的译码数据，其中，该第一传输块是经PDSCH传输的。对于该DDR，可以根据DDR在第一时隙的吞吐率，调节DDR在所述第一时隙的频率和/或电压，其中，该第一时隙为PDSCH的时隙。也就是说，本申请中可以以PDSCH的时隙为单位，按照DDR在第一时隙内的吞吐率，动态调节DDR在第一时隙的频率和/或电压。由于译码器也是以PDSCH的时隙为单位，对PDSCH所传输的传输块进行译码，使得时隙之间DDR的吞吐率往往有可能出现较大的差异。本申请PDSCH的时隙为单位，根据DDR在第一时隙内的吞吐率动态调节DDR在第一时隙的频率和/或电压，有利于在满足DDR工作需求的情况下，使DDR的频率和/或电压的变化能够更为精确的响应DDR吞吐率的变化，从而有利于进一步优化DDR的功耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种DDR系统架构示意图；
图2为一个实施例中DDR访问方法的流程图；
图3为一个实施例中DDR的传输机制示意图；
图4为一个实施例中DDR的传输机制示意图；
图5为一个实施例中DDR访问方法的流程图；
图6为一个实施例中不同载波的传输块译码起始时刻示意图；
图7为一个实施例中DDR访问方法的流程图；
图8为一个实施例中不同载波的传输块译码起始时刻示意图；
图9为一个实施例中DDR访问方法中时序调整的示意图；
图10为一个实施例中不同载波的吞吐率变化时间点合并时序示意图；
图11为一个实施例中基于DDR的数据传输方法的流程图；
图12为一个实施例中数据传输过程中初传过程的流程图；
图13为一个实施例中基于DDR的数据传输方法的流程图；
图14为一个实施例中数据传输过程中重传过程的流程图；
图15为一个实施例中DDR访问装置的结构框图；
图16为一个实施例中基于DDR的数据传输装置的结构框图；
图17为一个实施例中DDR访问系统的架构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一客户端称为第二客户端，且类似地，可将第二客户端称为第一客户端。第一客户端和第二客户端两者都是客户端，但其不是同一客户端。
随着终端市场的发展，双倍速率同步动态随机存储器(Double Data Rate SDRAM，DDR SDRAM)成为提高终端处理速度的重要元件，DDR的功耗也日益提高。示例性的，图1为一种DDR系统架构示意图，该DDR系统架构可以应用于手机、平板电脑、PDA(Personal DigitalAssistant，个人数字助理)、POS(Point of Sales，销售终端)、车载电脑、穿戴式设备、基站等任意具有数字处理能力的电子设备。
如图1所示，系统包括处理器和存储器。在终端运行过程中，处理器可以提供计算和控制能力，支撑整个电终端的运行。存储器可包括非易失性存储介质及DDR。非易失性存储介质存储有操作系统和计算机程序。该计算机程序可被处理器所执行，以用于实现该处理器所提供的计算和控制能力。DDR可以为处理器提供高速缓存的运行环境。
在具体实现中，处理器和存储器既可以独立分布，也可以集成于同一个芯片中，本申请实施例对此并不多做限制。示例性的，该系统可以是应用处理器，也可以是基带处理器，还可以是集成有应用处理器和基带处理器的片上系统(system on chip，SOC)。
本实施例提供的DDR访问方法，适用于通信技术领域，DDR访问方法的执行主体可以为图1所示的处理器，也可以是系统，还可以是电子设备。
示例地，终端通信的场景为例，图1所示的系统可以为终端中的调制解调芯片，也可以称为基带芯片。在终端的通信过程中，处理器中的译码器可以对接收到的传输块进行译码。其中，传输块可以是经物理下行共享信道(physical downlink shared channel，PDSCH)传输至终端的。传输块中可以包括多个编码块，对传输块译码也包括了分别对多个编码块的译码。
在译码期间，处理器需要从DDR中读取和/或写入传输块的译码数据。具体来说，在对传输块译码的过程中，传输块的译码数据主要包括物理层软比特数据、数据面介质访问控制层MAC层的硬比特数据以及数据面分组数据汇聚协议(Packet Data ConvergenceProtocol，PDCP)层的解密数据。
由于传输块的译码数据的数据量存在波动，致使DDR的吞吐率也会随之波动。具体来说，DDR的吞吐率主要受物理层软比特的吞吐率、数据面MAC层硬比特的吞吐率以及数据面PDCP层解密数据的吞吐率决定。其中MAC层硬比特的吞吐率和数据面PDCP层解密数据的吞吐率决定了DDR的平均吞吐率，物理层软比特的吞吐率决定了DDR在实际工作过程中的峰值吞吐率。
一般来说，在低误块率(Block error rate，BLER)的场景中，DDR的吞吐率接近平均吞吐率。在高BLER的场景中，DDR的吞吐率接近峰值吞吐率。当BLER升高而网络还没来得及通过调整调制与编码策略(Modulation and Coding Scheme，MCS)以降低传输速率时，物理层将会从DDR频繁读写软比特数据，致使DDR的吞吐率出现很大的提升而出现峰值。
示例性的，当终端调制解调芯片在接收下行物理下行共享信道(PhysicalDownlink Shared Channel，PDSCH)的过程中经历了快衰信道或者受到别的干扰时，会造成高BLER，进而导致传输块中大量的编码块的译码错误。
在传输块初传情况下，也就是处理器首次对传输块译码的情况下，译码错误的编码块的软比特数据需要存储在DDR的混合自动重传请求(Hybrid Automatic Repeatrequest，HARQ)存储器中，以便重传时做HARQ合并。在传输块重传情况下，也就是处理器之前对传输块进行过译码，且译码失败，在此情况下，需要先把存储在DDR的HARQ存储器中的软比特数据读到处理器的片上HARQ存储器中，在重传过程中将接收到的传输块的软比特与片上HARQ存储器中的软比特进行HARQ合并后译码。针对传输块中的每个编码块，如果对该编码块的译码错误需要再次把软比特数据存储到DDR中。极端情况，如果传输块的所有编码块在初传时译码错误，重传时也译码错误，则在重传情况下，把所有编码块的软比特从DDR读到片上HARQ存储器，再从片上HARQ存储器搬移到DDR，这种情况下的读写操作会让DDR的吞吐率达到最大。
以NR FR1 7Gbps的数据吞吐率为例，初传时，如果传输块中所有的编码块都译码错误，压缩后每个编码块的软比特数据的比特数为4，假设误码率为2/3，则软比特的DDR吞吐率为7*1.5*4＝42Gbps。重传时先把软比特数据从DDR读到片上HARQ存储器进行HARQ合并，如果译码错误再从片上HARQ存储器搬移到DDR，DDR的峰值吞吐率能达到初传时的2倍，即84Gbps。
为了满足DDR的工作需求，在一种可能的技术方案中，可以根据网络配置的载波参数计算当前网络配置下DDR所能达到的最大吞吐率，进而根据最大吞吐率来设置DDR的电压和/或频率。
具体来说，当网络配置了LTE/NR的载波数、载波带宽、子载波间隔等参数之后，可以根据配置的这些参数计算出DDR的最大吞吐率，然后根据DDR的最大吞吐率设置DDR的电压和/或频率。比如网络配置了3个LTE载波，每个载波带宽20MHz，最高调制方式是256QAM，最高层数是4层，则3个载波的最大数据吞吐率为1.2Gbps。假设压缩后的每个软比特的比特数为4，误码率为2/3，则DDR最大吞吐率为1.2*1.5*4*2＝14.4Gbps。
示例性的，表格1列举了NR/LTE/ENDC常用配置下的数据吞吐率、DDR的最大吞吐率、以及电压对应关系，其中Level 1为最低电压档，Level 4为最高电压档。
表1
由表1可见，四种网络配置分别对应的4种DDR电压配置，每种电压配置皆可以适配于对应网络配置下DDR的最大吞吐率。
参考表1所示，表1中包括几种情况下，例如，以表1所示的LTE 3载波配置场景为例，在DDR的实际吞吐率未超过该网络配置下的最大吞吐率(14.4Gbps)时，DDR的电压配置为Level 1。在另外一种情况下，以表1所示的ENDC(LTE 3载波+NR 1载波)配置场景为例，DDR的实际吞吐率3.5Gbps，远远小于该网络配置下的最大吞吐率40Gbps，但是在这种情况下，依然将DDR的电压配置为Level 4，这样的话，会对DDR的功耗造成极大的浪费。
由上述示例可见，DDR的电压和/或频率往往不低于DDR的最大吞吐率所需的电压和/或频率。采用这种配置方式，虽然能满足当前网络配置下各种场景对DDR的吞吐率需求，但是由于按照最大吞吐率来设置DDR的电压和/或频率，对DDR的功耗非常不友好。在绝大部分情况下，DDR的吞吐率都接近平均吞吐率，只有在少数极端情况下才会接近最大吞吐率。如果DDR一直按照最大吞吐率来配置对应的电压和/或频率，将会为DDR带来较大的功耗浪费。
例如，DDR的平均吞吐率由数据面MAC层的硬比特吞吐率以及数据面PDCP层的解密数据吞吐率决定。在正常情况下，网络通过调整PDSCH的MCS保证BLER维持在10％以内，片上HARQ存储器就能满足在10％的BLER下编码块的软比特数据的存储，而无需对DDR读写软比特数据。在此情况下，对DDR的访问数据类型主要是数据面PDCP层对CRC正确的编码块的硬比特进行解密，解密数据对DDR有一读一写的操作，此时DDR的吞吐率为数据传输率的2倍。以NR FR1 7Gbps的数据吞吐率为例，当数据传输速率为7Gbps，DDR的平均吞吐率为14Gbps，远远小于其最大吞吐率84Gbps，如果按照最大吞吐率设置电压和频率，DDR的功耗非常大，而且造成很大的浪费。
另一方面，实际网络也不会一直按照最大吞吐率传输数据。在SNR比较低的环境下，网络为了维持10％的BLER，通常会降低传输块的MCS，此时的数据吞吐率也会降低，对应的DDR平均吞吐率也会降低，其需要的DDR电压和/或频率会变得更小，如果还按照最大吞吐率设置电压和/或频率，DDR的功耗会造成很大的浪费。
由此可见，按照最大吞吐率设置电压和/或频率，不利于优化DDR的功耗。然而，随着通信技术的不断演进，终端对功耗的要求日趋严格。有鉴于此，本申请实施例提供一种DDR访问方法，以PDSCH的时隙为单位，通过动态电压频率调整(Dynamic VoltageFrequency Scaling,DVFS)技术，根据DDR的吞吐率，动态调整DDR的电压和/或频率，以降低DDR的功耗。
具体来说，对于存储传输块的译码数据的DDR，由于处理器是以PDSCH的时隙为单位对传输块进行译码的，因此DDR的吞吐率与PDSCH的时隙有密切关系。接下来，分别对每个时隙网络调度的传输块大小、每个时隙的信噪比、每个时隙的传输块是初传和重传的译码情况这几个影响DDR的吞吐率的因素进行分析。
影响DDR的吞吐率在每个时隙都发生变化的因素其一：每个时隙网络调度的传输块大小的变化。
为了维持10％的BLER，当信噪比变低时，网络会降低MCS，传输块大小会变小，当信噪比变高时，网络会提高MCS，传输块的大小会变大。传输块大小的变化会导致DDR的平均吞吐率发生变化。
影响DDR的吞吐率在每个时隙都发生变化的因素其二：每个时隙的信噪比的变化。
当PDSCH经过快衰信道或者干扰时，信噪比会降低，在网络调整MCS之前，有一小段时间编码块的BLER会上升，此时对DDR的软比特数据的访问会造成DDR的吞吐率突然变大。
影响DDR的吞吐率在每个时隙都发生变化的因素其三：每个时隙有可能是初传，也可能是重传。
在重传并且译码不对的情况下，需要先从DDR将软比特数据搬移到片上HARQ存储器中，译码结束后，若译码失败，还需将软比特数据从片上HARQ存储器搬移到DDR中，这时DDR的吞吐率有可能达到峰值吞吐率。
综上，经申请人研究发现，每个时隙内由于MCS的变化、BLER的变化以及初传和重传的译码情况都会导致DDR的吞吐率发生变化。不同时隙之间，DDR的吞吐率有可能出现较大的变化。本申请实施例以时隙为单位，根据DDR在不同时隙的吞吐率变化，动态调整DDR的电压和/或频率，使其能够更为精确地响应DDR吞吐率的变化，有利于进一步优化DDR的功耗。
图2示例性示出了本申请实施例提供的一种DDR访问方法的流程图。本实施例中的DDR访问方法，以运行于图1的系统上为例进行描述。如图2所示，主要包括以下步骤：
步骤201，根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率和/或电压，其中，第一时隙为物理下行共享信道PDSCH的时隙。
其中，DDR的吞吐率包括对DDR进行读取和/写入操作时所产生的吞吐率，DDR在第一时隙的吞吐率也就是DDR在第一时隙对DDR读取和/写入操作时所产生的吞吐率。
需要指出的是，本申请实施例中的第一时隙可以是PDSCH的时隙，也就是说，本申请实施例中，可以以PDCSH的时隙为单位动态调节DDR的电压和/或频率。
在本申请实施例中，根据DDR在第一时隙的吞吐率调节DDR在第一时隙的频率和/或电压，可以存在多种可能的实现方式：
例如，可以在DDR在第一时隙的吞吐率变大的情况下，提高DDR在第一时隙的频率和/或电压；在DDR在第一时隙的吞吐率变小的情况下，降低DDR在第一时隙的频率和/或电压。
具体来说，当DDR的吞吐率变大时，提高DDR的电压和/或频率以满足DDR的工作需求。当DDR的吞吐率变小时，相应地降低DDR的电压和/或频率，以在满足DDR工作需求的同时，降低DDR的功耗。
又例如，可以为DDR的吞吐率设置吞吐率区间，不同吞吐率区间对应不同的电压和/或频率配置等级。示例性的，可以如下表2所示：
表2
吞吐率区间 电压和/或频率配置等级
区间1 等级1
区间2 等级2
区间3 等级3
如表2所示，DDR的吞吐率设置有3个吞吐率区间(区间1-3)，每个区间分别对应有不同的电压和/或频率配置等级(等级1-3)。基于表2所示的对应关系，可以根据DDR在第一时隙的吞吐率所在的吞吐率区间，选择对应的电压和/或频率配置等级，进而可以将DDR在第一时隙的电压和/或频率调节为该电压和/或频率配置等级。
还例如，表3列出了不同的DDR电压、频率与DDR吞吐率之间的对应关系，其中Level1为最低档，Level 4为最高档。根据第一时隙的DDR吞吐率，对电压和频率进行调节。具体如下：
当DDR的吞吐率小于等于第一档时，VDD电压设置为第一档，频率设置为第一档；当DDR的吞吐率大于第一档小于等于第二档时，VDD电压设置为第二档，频率设置为第二档；当DDR的吞吐率大于第二档小于等于第三档时，VDD电压设置为第三档，频率设置为第三档；当DDR的吞吐率大于第三档小于等于第四档时，VDD电压设置为第四档，频率设置为第四档；当DDR的吞吐率大于第四档时，VDD电压设置为第四档，频率设置为第四档。
表3
VDD电压 频率(MHz) DDR吞吐率(Gbps)
Level 4 Level 4 Level 4
Level 3 Level 3 Level 3
Level 2 Level 2 Level 2
Level 1 Level 1 Level 1
可以理解的是，根据DDR在第一时隙的吞吐率调节DDR在第一时隙的频率和/或电压的具体实现方式并不仅限于以上三种，本申请实施例对此不再一一列举。
步骤202，在第一时隙，基于DDR在第一时隙的频率和/或电压，对DDR读取和/或写入第一传输块的译码数据，第一传输块是经PDSCH传输的。
也就是说，本申请实施例中DDR可以存储第一传输块的译码数据，而该第一传输块是经PDSCH传输的，因此，在不同的PDSCH的时隙之间，DDR的吞吐率有可能出现较大的变化。
在第一时隙内，处理器对第一传输块进行译码，且按照DDR传输机制从DDR读取和/或写入译码数据。一般来说，该DDR传输机制主要由下行控制信息(Downlink controlinformation，DCI)和译码情况决定。
例如，在对第一传输块译码的过程中，需要分别对第一传输块中的每个编码块进行译码。以其中一个编码块为例，需要先对编码块执行循环冗馀校验(cyclic redundancycheck，CRC)。编码块中包括CRC校验码，所谓CRC校验，主要包括对编码块CRC校验码进行校验。
可选地，CRC结果主要包括以下几种情况：
(1)当编码块的CRC出现错误时，将CRC错误的编码块对应的压缩后的软比特数据写入DDR；
(2)当编码块的CRC正确，且在第一传输块中，该编码块之前的编码块皆CRC正确时，将该编码块进行解密，并将解密得到的解密数据写入DDR；处理器中的包流量加速器(Package Traffic Accelerator，PTA)可以读取DDR中的解密后的解密数据，并将解密数据传输至高层；
3)当编码块的CRC正确，且在第一传输块中，该编码块之前存在CRC错误的编码块时，将该编码块的硬比特数据写入DDR。
在当前的第一传输块为初传的第一传输块时，若第一传输块存在编码块CRC错误的情况下，系统将会再次接收到重传的第一传输块，并对重传的第一传输块再次进行译码，也就是重传译码。在重传译码过程中：
(1)对前一次CRC错误的编码块再次进行CRC。在此过程中，需要将压缩后的软比特数据从DDR中读取到片上存储器中，与片上存储器中的软比特数据进行合并，并对合并后的软比特数据进行CRC。
(2)对前一次CRC正确但存储了硬比特数据的编码块，从DDR读取该编码块的硬比特数据，并对读取的硬比特数据进行解密，将解密后的解密数据写入DDR。继而，可以由PTA读取该解密数据。
为了便于理解，本申请实施例接下来以图3和图4为例，分别对第一传输块为初传情况和第一传输块为重传情况下，DDR的传输机制进行示例性说明：
如图3所示，图3给了一种初传情况下的传输块中各编码块的实施例，传输块TB0包括编码块CB0至CB4。假设，CB0、CB2、CB3的CRC正确，CB1、CB4的CRC错误。
其中，编码块CB0译码正确，并且CB0之前不存在译码错误的编码块，在这种情况下，物理层将CB0递交给数据面，数据面对编码块CB0进行解密并将解密之后的解密数据写入DDR。继而，PTA从DDR中读取编码块CB0对应的解密数据传输给高层。
编码块CB1译码错误，在这种情况下，物理层把编码块CB1的软比特数据写入DDR，等待重传合并。
编码块CB2和CB3译码正确，但是CB2和CB3之前的编码块CB1译码错误，在这种情况下，数据面不对CB2和CB3进行解密操作，而是将CB2和CB3的硬比特数据写入DDR中暂存。
如图4所示，图4给了一种重传情况下的传输块中各编码块的实施例，传输块TB0包括编码块CB0至CB4。假设，编码块CB0、CB2、CB3在初传时CRC正确，CB1、CB4的CRC错误。
对于编码块CB0、CB2、CB3，由于在初传时CRC正确，CBO之前没有出现错误编码块，直接将CB0给到数据面进行解密，CB2、CB3的CRC正确，但是之前出现CRC错误的CB1，因此，将CB2和CB3的硬比特写入DDR中。重传时刻从DDR读取编码块CB1、CB4的软比特数据，写入片上存储器进行合并，在编码块CB1、CB4合并后的软比特数据CRC正确后，将合并后的软比特数据从物理层递交给数据面，数据面把CB2、CB3的硬比特数据从DDR读取出来，连同CB1、CB4进行解密操作，此时，得到CB1、CB2、CB3、CB4的解密数据，PTA从DDR中读取CB1、CB2、CB3、B4解密数据传给高层。
参考图4，TB0还包括编码块CB5、CB6、CB7、CB8、CB9，其中，编码块CB5、CB6、CB8译码错误，此时，物理层把编码块CB5、CB6、CB8的软比特写入DDR，等待重传合并。编码块CB7和CB9译码正确，但是由于CB7和CB9之前的编码块(CB8)译码错误，因此，数据面不对CB7和CB9进行解密操作，把CB7和CB9硬比特写入DDR。
基于上述DDR传输机制，在对DDR进行写入操作的过程中，所产生的软比特数据包括在编码块的CRC出现错误时，编码块对应的软比特数据；硬比特数据包括在编码块CRC正确，且针对编码块所在的传输块，在编码块之前存在CRC出现错误的编码块时，编码块对应的硬比特数据；译码数据包括在编码块CRC正确，且针对编码块所在的传输块，在编码块之前不存在CRC错误的编码块时，编码块对应的译码数据。
可以理解的是，本申请实施例中，需要在第一时隙之前确定DDR在第一时隙的吞吐率。示例性的，可以根据上一时隙的数据访问量来确定下一时隙的吞吐率，在其中一个可选的实施例中，如图5所示，该方法包括：
步骤301，根据DDR在第二时隙的数据访问量，确定DDR在第一时隙的数据访问量，第二时隙为第一时隙的前一时隙。
其中，数据访问量指的是根据在进行传输块译码的过程中，从DDR读取和/或写入的译码数据的数据量所确定的数据访问量。
可选地，第一时隙的数据访问量与第二时隙的数据访问量之间满足以下公式：
De＝(1-a)*Dh+a*Dl
其中，De为计算得到的DDR在第一时隙的数据访问量，Dh为DDR在第二时隙的前一时隙内的数据访问量，Dl为DDR在第二时隙内的数据访问量，a大于0且小于或等于1，示例地，这里a可以设置为0.4。
在本申请实施例中，可以根据第二时隙DDR的数据访问量来确定第一时隙DDR的数据访问量，其中，DR在第二时隙的数据访问量包括在第二时隙中第二传输块的译码数据的数据量，第二传输块为第一传输块的前一传输块，第二传输块的译码数据包括第二传输块中每个编码块的软比特数据或硬比特数据或解密数据；或者，还可以根据历史时隙的DDR的数据访问量来确定第一时隙DDR的数据访问量，其中，历史时隙可以为第一时隙的前一个时隙，也可以为第一时隙的前几个时隙。
示例性的，由上述DDR传输机制可见，对CRC成功或失败的编码块的处理，会对DDR造成不同次数的访问，从而影响DDR的数据访问量。因此，本申请实施例中，DDR的数据访问量可以是根据本实施例提供的DDR的传输机制来确定的，通过分析第二时隙所处理的第二传输块中，各编码块进行对应的DDR的访问操作，从而确定第二时隙的DDR的数据访问量，进而计算得到DDR在第一时隙的数据访问量。
步骤302，基于计算得到的DDR在第一时隙的数据访问量，以及对第一传输块的译码用时，计算得到DDR在第一时隙的吞吐率。
在本实施例中，DDR的吞吐率指的是单位时间内对DDR的数据访问量，在计算得到第一时隙的DDR的数据访问量，可以确定第一时隙的DDR的吞吐率。
可选地，可以根据DDR在第一时隙的数据访问量，以及对第一传输块的译码用时，计算DDR在第一时隙的吞吐率。
其中，第一传输块的译码用时可以理解为对第一传输块完成一次译码所需的时间。
其中，吞吐率的具体计算公式如下：
吞吐率＝DDR的数据访问量/N1
其中，N1为第一传输块的译码用时，需要说明的是，根据不同的终端的能力N1值不同。
在本实施例中，根据第二时隙中对DDR的访问造成的数据访问量确定第一时隙的数据访问量，从而根据第一时隙的数据访问量计算第一时隙的吞吐率。基于数据访问量来计算吞吐率的方法，得到的吞吐率较为准确，从而可以比较准确地调节第一时隙的频率和/或电压。
在前述实施例中，本申请多从PDSCH为单载波信道的情况进行了说明，即处理器在一个时隙内，从DDR读取和/或写入一个传输块的译码数据。可以理解的是，目前PDSCH多为多载波信道，多个载波可以同时并行传输多个传输块。在一种可能的实现方式中，可以按照前述实施例分别估计第一时隙中，并行传输的多个传输块分别对应的吞吐率，以得到DDR在第一时隙的吞吐率。
示例性的，每次调整DDR的电压和/或频率时，会有一段时间无法访问DDR，因此，应该尽量避免每个时隙频繁多次地调整DDR的电压和/或频率，在这种情况下，尤其是针对多载波的场景，可以根据各载波的传输块在第二时隙对应的DDR的吞吐率、以及各载波的传输块的译码起始时刻，确定调整第一时隙DDR频率的时刻。
在其中一个可选的实施例中，第一信道包括多个载波，每个载波皆用于接收传输块，根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率和/或电压，包括：
在第一时隙中各传输块的译码起始时刻与第一时隙的起始时刻之间的时间间隔皆不大于第一阈值时，根据计算得到的DDR在第一时隙的吞吐率，配置DDR在第一时隙的起始时间点的频率和/或电压，并保持DDR在第一时隙的频率和/或电压。
示例性的，如图6所示，图6中包括三个传输块TB0、TB1、TB2，其中，t为第一阈值，显然，如图6所示，TB0的译码启示时刻、TB1的译码启示时刻、TB2的译码启示时刻与第一时隙的起始时刻之间的时间间隔均小于第一阈值t，在这种情况下，处理器可以根据DDR在第一时隙的吞吐率，配置DDR在第一时隙的起始时间点的频率，并保持DDR在第一时隙的频率。
进一步地，为了更准确地进行吞吐率的计算以及DDR的频率和/或电压调节，可选地，在第一时隙之后，还可以基于第一时隙中DDR的实际吞吐率与计算得到的DDR的吞吐率之间的差值，修正计算得到的第三时隙中DDR的吞吐率，其中，该第三时隙可以是第一时隙的下一时隙。
以图6为例，图6中存在三个传输块CC0 TB0、CC1 TB0、CC2 TB1，其各自对应的译码起始时刻与第二时隙的起始时刻的时间间隔均小于第一阈值，在这种情况下。第一时隙的吞吐率为传输块CC0 TB0、CC1 TB0、CC2 TB1的吞吐率之和，也即，通过计算CC0 TB0、CC1TB0、CC2 TB1的吞吐率之和和CC0 TB0、CC1 TB0、CC2 TB1实际的吞吐率之和之间的差值，在差值大于第一预设阈值的情况下，对下一时隙的吞吐率进行修正。
如图6所示的场景中，第一时隙中DDR的实际吞吐率可以是CC0 TB0、CC1 TB0和CC2TB1的实际吞吐率之和，计算得到的DDR的吞吐率为计算得到的CC0 TB0、CC1 TB0和CC2 TB1的吞吐率之和。基于第一时隙中DDR的实际吞吐率与计算得到的DDR的吞吐率之间的差值，修正计算得到的第三时隙中DDR的吞吐率，若第一时隙中DDR的实际吞吐率减去计算得到的DDR的吞吐率之间的差值大于第一预设阈值，在这种情况下，需要增大计算得到的第三时隙中DDR的吞吐率。若计算得到的DDR的吞吐率减去第一时隙中DDR的实际吞吐率的差值大于第一预设阈值，在这种情况下，需要减小计算得到的第三时隙中DDR的吞吐率。
可选的，在另一种场景中，根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率，如图7所示，包括：
步骤401，在第一时隙中存在第三传输块时，根据计算得到的DDR在第一时隙的吞吐率，配置DDR在第一时隙的起始时间点的频率和/或电压。
其中，第三传输块的译码起始时刻与第一时隙的起始时刻之间的间隔大于第一阈值。
可选地，计算得到的DDR在第一时隙的吞吐率包括从DDR读取和/或写入译码起始时刻与第一时隙的起始时刻的时间间隔小于第一阈值的传输块的译码数据的吞吐率之和。
参考图8所示，图8中PDSCH包括3个载波CC0/CC1/CC2，各个载波中的传输块的译码起始时刻可参考图8所示。在第一时隙，需要对CC0传输的TB0、CC1传输的TB0和CC2传输的TB1进行译码。其中，CC2 TB1为第三传输块，CC2 TB1与第一时隙的起始时刻之间的间隔大于第一阈值t。那么，在第一时隙之前，计算得到的DDR在第一时隙的吞吐率包括从DDR读取和/或写入CC0 TB0和CC1 TB0的译码数据的吞吐率之和，根据该吞吐率之和调整第一时隙的起始时间点的频率和/或电压。
在本实施例中，还可以参考图9所示，图9中涉及3个载波CC0/CC1/CC2，收到载波CC0的传输块TB0的下行控制信息(Downlink control information，DCI)后，接收传输块TB0。以及在接收到传输块TB0后，确定其对应的吞吐率Tput1，收到载波CC1的传输块TB0的DCI后，接收传输块TB0。以及在接收到传输块TB0后，确定其对应的吞吐率Tput2，接收到载波CC2的传输块TB1的DCI之后，接收传输块TB1。以及在接收到传输块TB1后，确定对应的吞吐率Tput3。
步骤402，根据读取和/或写入第三传输块的译码数据的数据量增大DDR在第三传输块的译码起始时刻之后的频率和/或电压。
在本实施例中，在对第三传输块进行DDR的读取和/或写入操作过程中，还可以基于第三传输块的译码数据的数据量，来调节第三传输块的译码起始时刻之后的频率，也即，随着基于第三传输块的对DDR的数据访问量增多，动态增大第三传输块的译码起始时刻之后的频率，来满足DDR的带宽需求。
如前述类似，为了更准确地进行吞吐率的计算以及DDR的频率和/或电压调节，可选地，在第一时隙之后，还可以基于第一时隙中DDR的实际吞吐率与计算得到的DDR的吞吐率之间的差值，修正计算得到的第三时隙中DDR的吞吐率，其中，该第三时隙可以是第一时隙的下一时隙。
如图8所示，可以设定第一时隙中CC0的传输块TB0和CC1的传输块TB0的译码起始时刻与第一时隙的起始时刻(图8中的虚线圈1)之间的时间间隔不大于第一阈值，CC2 TB1的译码起始时刻与第一时隙的起始时刻之间的时间间隔大于第一阈值，CC2 TB1为第三传输块。在第二时隙中，还可以在对CC2 TB1进行DDR的读取和/或写入操作过程中，根据读取和/或写入CC2 TB1的译码数据的数据量增大DDR在CC2 TB1的译码起始时刻之后的频率和/或电压。
可选地，这种场景下，处理器可以根据计算得到多个传输块的吞吐率之和以及第一时隙中各个传输块实际的吞吐率之和之间的差值，对第三时隙的吞吐率进行修正。与上述修正方法类似的，若差值大于第一预设阈值，则对第三时隙的吞吐率进行修正，若差值不大于第一预设阈值，则不需要对第三时隙的吞吐率进行修正，本实施例对此不做限定。
如图8所示，传输块CC2 TB1的译码起始时刻与第一时隙的起始时刻的时间间隔大于第一阈值t，在这种情况下，在对第一时隙的吞吐率进行修正的过程中，又可以分为两种情况。
第一种情况，在获取第一时隙的计算得到的吞吐率时，还没获取到CC2 TB1的吞吐率，也即，在第一时隙之前，第一时隙计算得到的吞吐率只有CC0 TB0、CC1 TB0的吞吐率之和，此时，计算CC0 TB0、CC1 TB0的吞吐率之和与CC0 TB0、CC1 TB0实际的吞吐率之和之间的差值，若差值大于第一预设阈值，则对计算得到的第三时隙中DDR的吞吐率进行修正。
第二种情况，虽然CC2 TB1的译码起始时刻与当前时隙的起始时刻的时间间隔大于第一阈值，但在第一时隙期间，仍可以计算得到CC0 TB0、CC1 TB0、CC2 TB1的吞吐率之和，那么在这种情况下，处理器可以计算CC0 TB0、CC1 TB0、CC2 TB1的吞吐率之和与CC0TB0、CC1 TB0、CC2 TB1实际的吞吐率之和之间的差值，在差值大于第一预设阈值的情况下，对下一时隙的吞吐率进行修正。
在本实施例中，在存在多个载波的场景下，根据第二时隙中各个载波中涉及到的传输块的所有编码块的数据访问量来确定第一时隙的吞吐率，其计算得到的吞吐率比较准确。
可选地，在其中一个可选的实施例中，DDR的吞吐率的门限值包括最高门限值和最低门限值，上述方法还包括：
在DDR的吞吐率大于最高门限值时，按照最高门限值调节DDR在第一时隙的频率和/或电压；和/或，在DDR的吞吐率小于最低门限值时，按照最低门限值调节DDR在第一时隙的频率和/或电压。
在本实施例中，若DDR的吞吐率大于最高门限值，由于DDR的所支持的最大吞吐率或最大带宽即为最高门限值，在这种情况下，则将按照最高门限值调节DDR的吞吐率，并基于调节之后的DDR的吞吐率调节第一时隙的频率和/或电压；若DDR的吞吐率小于最低门限值，由于DDR的所支持的最小吞吐率或最小带宽即为最低门限值，在这种情况下，则按照最低门限值调节DDR的吞吐率，并基于调节之后的DDR的吞吐率调节第一时隙的频率和/或电压，本实施例对此不做限定。
进一步地，基于下行接收过程中的编码块的可能出现初传和/或重传的情况，在初传的情况下，最低门限值包括初传最低门限值，最高门限值包括初传最高门限值；
其中，初传最低门限值等于当前时隙中传输块的数据量。
在本实施例中，初传的最低门限出现的场景为所有的编码块CB的CRC均译码正确，在这种场景下，执行的操作包括“将CRC正确的编码块进行解密，并将解密数据写入DDR；通过包流量加速器读取DDR中的解密数据，并将解密数据传输至高层”，将解密数据写入DDR涉及到对DDR的访问，读取DDR中的解密数据也涉及到对DDR的访问，但是包流量加速器读取DDR中的解密数据不在物理层统计范围内，因此，在这种场景下，DDR的数据访问量包括将所有编码块对应的解密之后的数据写入DDR，此时，最低门限就等于所有传输块大小。
初传最高门限值为根据传输块的数据量、码率、DDR上存储的每个软比特的比特数和片上存储器的剩余容量中的至少一个确定的；片上存储器的剩余容量根据片上存储器的总容量、片上存储器的存储比例阈值和片上存储器得到已占用容量中的至少一个确定。
在本实施例中，初传的最高门限出现的场景是所有的编码块CB的CRC均译码错误，在这种场景下，执行的操作为“将CRC错误的编码块对应的压缩后的软比特写入DDR”，此时，最高门限等于所有存储在DDR上的软比特的数据总量，即，所有传输块大小*(1/码率)*每个软比特的比特个数-剩余的片上HARQ存储器大小。其中，剩余的片上HARQ存储器大小＝片上HARQ存储器的总的大小*从片上存储器搬移到DDR上的水线-已经占用的片上存储器的大小。从片上存储器搬移到DDR上的水线根据片上存储器的实际可存储空间确定，例如，片上存储器的理论存储空间为1T，其实际可存储空间为0.8T，则从片上存储器搬移到DDR上的水线为0＝80％，本实施例对此不做限定。
在重传的情况下，最低门限值包括重传最低门限值，最高门限值包括重传最高门限值；
重传最低门限值为根据第一数据访问量和第二数据访问量中的最小值、以及从DDR中搬到片上存储器中存储的软比特的数据量确定，第一数据访问量为重传工程中所有的编码块的CRC都正确时访问DDR的数据量，第二数据访问量为重传工程中所有的编码块的CRC都错误时访问DDR的数据量；
重传最高门限值为根据第一数据访问量和第二数据访问量中的最大值、以及从DDR中搬到片上存储器中存储的软比特的数据量确定。
可选地，上述第一数据访问量为根据DDR中以软比特存储的编码块的数量、以硬比特存储的编码块的数量和编码块的数据量确定；第二数据访问量等于从DDR中搬到片上存储器中存储的软比特的数据量。
在本实施例中，如果重传所有的编码块CB的CRC都译码正确，则第一数据访问量＝(存储为软比特的编码块个数+存储为硬比特的编码块个数*2)*编码块大小。如果重传所有的编码块CB的CRC都译码错误，则第二数据访问量＝从DDR搬到片上HARQ存储器的软比特数据量。
根据上述重传可能出现的极限情况来确定重传的最低门限和重传的最高门限：
重传的最低门限等于从DDR搬到片上HARQ存储器的软比特数据量与{第一数据访问量，第二数据访问量}中最小值的和，具体地，重传的最低门限＝从DDR搬到片上HARQ存储器的软比特数据量+min{(存储为软比特的编码块个数+存储为硬比特的编码块个数*2)*编码块大小,从DDR搬到片上HARQ存储器的软比特数据量}。
重传的最高门限等于从DDR搬到片上HARQ存储器的软比特数据量+与{第一数据访问量，第二数据访问量}中最大值的和，具体地，重传的最高门限＝从DDR搬到片上HARQ存储器的软比特数据量+max{(存储为软比特的编码块个数+存储为硬比特的编码块个数*2)*编码块大小,从DDR搬到片上HARQ存储器的软比特数据量}，本实施例对此不做限定。
可选的，考虑到在进行对DDR的读取/写入操作的过程中，在又一种场景中，上述方法还包括：可以按照译码周期对传输块进行译码。示例性的，可以根据时钟门控信号停止对DDR进行读取和/或写入。
如图10，虚线圈1为译码周期的起始时刻，虚线圈4为译码结束时刻。虚线圈4对应，时钟门控信号(clock gating)用于指示译码器停止工作，也即不会进行编码块的译码，则会停止对DDR进行读取和/或写入。例如，在CPU接收到clock gating信号的情况下，对DDR停止读取和/或写入操作中至少一种。尤其是在没有编码块传输的情况下，通过时钟门控信号指示译码器停止工作，节省了译码器的功耗。
有鉴于此，本申请所提供的方法还包括：在所述译码周期内，根据双倍速率同步动态随机存储器DDR在第一时隙的吞吐率，调节所述DDR在所述第一时隙的频率和/或电压。
也就是说，只有在译码周期内处理器才会执行译码，也只会在译码周期内从DDR中读取和/或写入译码数据，因此，可以在译码周期内按照DDR的吞吐率变化动态调节DDR的电压和/或频率。
示例性的，在第一传输块的译码起始时刻之前，计算第一时隙在第一传输块译码期间的第一吞吐率；在第一吞吐率大于前一次调整电压和/或频率时对应的吞吐率的情况下，增大DDR的频率和/或电压。
如图10所示，在译码周期的起始时刻(虚线圈1)，计算CC0 TB0和CC1 TB0的吞吐率之和为Tput(CC0 TB0+CC1 TB0)，并在虚线圈1的时刻根据Tput(CC0TB0+CC1 TB0)调整了DDR的电压和/或频率，CC2 TB1为例，在CC2 TB1译码起始时刻，计算第一吞吐率，该第一吞吐率为CC0 TB0、CC1 TB0和CC2 TB1的吞吐率之和Tput(CC0 TB0+CC1 TB0+CC2 TB1)，由于Tput(CC0 TB0+CC1 TB0+CC2TB1)大于Tput(CC0 TB0+CC1 TB0)，则在CC2 TB1译码起始时刻(虚线圈2)根据Tput(CC0 TB0+CC1 TB0+CC2 TB1)增大DDR的频率和/或电压。
进一步的，以CC2 TB2为例，在CC2 TB2的译码起始时刻(虚线圈3)之前，CC0 TB0、CC1 TB0和CC2 TB1均已译码完成，CC0 TB0、CC1 TB0和CC2 TB1对应的吞吐率被释放，因此，在虚线圈3时刻计算得到的第一吞吐率为Tput(CC0TB1+CC1 TB1+CC2 TB2)，由于CC0 TB1的吞吐率等于CC0 TB0的吞吐率，CC1 TB1的吞吐率等于CC1 TB0的吞吐率，且CC2 TB2的吞吐率大于CC2 TB1的吞吐率，所以Tput(CC0 TB1+CC1 TB1+CC2 TB2)大于Tput(CC0 TB0+CC1TB0+CC2 TB1)，因此，在CC2 TB2的译码起始时刻(虚线圈3)需要增大DDR的频率和/或电压。
示例性的，在第一吞吐率不大于前一次调整电压和/或频率时对应的吞吐率的情况下，保持DDR的频率和/或电压。
如图10所示，CC0 TB1和CC1 TB1为例，在CC0 TB1的译码起始时刻(实线圈6)之前，CC0 TB0和CC1 TB0已经完成译码，也即CC0 TB0和CC1 TB0的吞吐率已经释放，在CC0 TB1的译码起始时刻的第一吞吐率为Tput(CC2 TB1+CC0TB1)，由于Tput(CC2 TB1+CC0 TB1)小于CC2 TB1译码起始时刻(虚线圈2)对应的吞吐率Tput(CC0 TB0+CC1 TB0+CC2 TB1)，因此，不会调整DDR的频率和/或电压。同理，在CC1 TB1的译码起始时刻(实线圈7)的第一吞吐率为Tput(CC2TB1+CC0 TB1+CC1 TB1)，由于CC0 TB1的吞吐率等于CC0 TB0的吞吐率，CC1 TB1的吞吐率等于CC1 TB0的吞吐率，所以在CC1 TB1的译码起始时刻(实线圈7)的第一吞吐率为Tput(CC2 TB1+CC0 TB1+CC1 TB1)等于虚线圈2对应的吞吐率Tput(CC0 TB0+CC1 TB0+CC2TB1)，因此，保持DDR的频率和/或电压。
示例性的，在前一次调整电压和/或频率时对应的吞吐率减去第一吞吐率的差值大于第二预设阈值的情况下，降低DDR的频率和/或电压。
假设前一次调整电压和/或频率时对应的吞吐率为Tput(CC0 TB0+CC1 TB0+CC2TB1)，计算第一时隙在第一传输块译码期间的第一吞吐率为Tput(CC0TB1+CC1 TB1+CC2TB2)，由于CC0 TB1的吞吐率等于CC0 TB0的吞吐率，CC1 TB1的吞吐率等于CC1 TB0的吞吐率，且CC2 TB2的吞吐率小于CC2 TB1的吞吐率，则第一吞吐率Tput(CC0 TB1+CC1 TB1+CC2TB2)小于前一次调整电压和/或频率时对应的吞吐率Tput(CC0 TB0+CC1 TB0+CC2 TB1)，并且Tput(CC0 TB0+CC1 TB0+CC2 TB1)减去Tput(CC0 TB1+CC1 TB1+CC2 TB2)的差值大于第二预设阈值，则在CC2 TB2的译码起始时刻降低DDR的频率和/或电压。
本申请实施例提供的DDR的访问方法，可以在译码周期内，根据各第一传输块的译码起始计算的第一吞吐率与前一次调整电压和/或频率时对应的吞吐率进行大小比较，从而灵活的调整DDR的频率和/或电压。
图11为一个实施例中DDR的数据传输方法的流程图。本实施例中的DDR的数据传输方法，以运行于图1中的终端或服务器上为例进行描述。如图11所示，DDR的数据传输方法包括步骤501至步骤502。
步骤501，在第一时隙对第一传输块进行译码，第一传输块是经PDSCH传输的，第一时隙为所述PDSCH的时隙。
在本实施例中，接收第一时隙的第一传输块，并对第一传输块进行译码操作，获取传输块中各个编码块对应的循环冗余校验CRC。
步骤502，对DDR读取和/或写入第一传输块的译码数据。
在本实施例中，对第一传输块的CRC进行译码，可选地，译码结果包括译码正确或译码错误，根据译码结果对DDR执行访问操作，在不同的译码结果下，对编码块的执行不同的数据处理操作，例如，在编码块的CRC正确时，从DDR中读取编码块的译码数据。
可选地，本实施里提供的DDR的数据传输可应用至图1至图10所提供的DDR访问方法中，来实现基于DDR的数据传输方法计算DDR的吞吐率，从而基于DDR的吞吐率动态调节DDR的频率的目的。
上述DDR的数据传输方法，在第一时隙对第一传输块进行译码，对DDR读取和/或写入第一传输块的译码数据，根据不同的译码结果对DDR的访问操作不一样，实现较为准确地统计每个时隙对DDR访问的总数据量的目的。
上述步骤502中的一种实施方案，针对第一传输块中的每个编码块，对DDR写入第一传输块的译码数据，包括以下至少一个情况：
其一：在编码块的CRC出现错误时，将编码块对应的软比特数据写入DDR。
在本实施例中，确定编码块的CRC错误时，在这种情况下，将该编码块对应的压缩后的软比特写入DDR中。此时，DDR的数据访问量由软比特数据确定。
其二：在编码块CRC正确，且第一传输块中在编码块之前存在CRC错误的编码块时，将编码块对应的硬比特数据写入DDR。
在本实施例中，在确定编码块的CRC译码正确，且针对编码块所在的传输块，编码块之前存在CRC错误的编码块时，则编码块对应的硬比特写入DDR中，此时，DDR的数据访问量由硬比特数据确定。
其三：在编码块CRC正确，且第一传输块中在编码块之前不存在CRC错误的编码块时，将编码块对应的解密数据写入DDR。
在本实施例中，在确定编码块的CRC译码正确，且针对编码块所在的第一传输块，编码块之前不存在CRC错误的编码块时，则直接对编码块进行解密，将解密后的译码数据写入DDR中，此时，DDR的数据访问量由译码数据确定。可选地，当所有编码块的CRC正确时，即在初传场景下的DDR的数据传输方法流程图可参考图12所示。
若第一传输块CRC错误，需要对第一传输块进行重传，其中一种场景下，对DDR读取第一传输块的译码数据，包括：
在对第一传输块重传译码的情况下，从DDR读取第一传输块中每个编码块的软比特数据或硬比特数据。
在本实施例中，在传输块的重传译码过程中，还可以根据该第一传输块之前的传输块是否存在CRC译码错误来确定该第一传输块的DDR的访问操作。
在一种场景下，在重传译码的场景下，如图13所示，该方法还包括：
步骤601，若编码块的前一次CRC错误，则从DDR中读取编码块的软比特数据。
在本实施例汇总，对编码块再次译码时即为编码块的重传时刻，由上述实施例可知，在编码块存在CRC错误时，会将错误编码块写入片上存储器，在片上存储器空间溢出的情况下，将错误编码块写入DDR中。在这种场景下，示例性的，若一个传输块TB中的编码块CB0和CB1在初传过程中均存在CRC错误，错误CBO的软比特数据存储在片上存储器中，由于片上存储器空间有限，错误CB1的软比特数据存储在DDR中，在进行CB0和CB1的重传过程中，需要从DDR中读取错误CB1的软比特数据，将错误CB1的软比特数据存储至片上存储器中。
步骤602，基于读取的软比特数据对编码块再次进行CRC。
在本实施例中，在重传时刻，基于读取的软比特数据对CRC错误的编码块再次进行CRC校验。可选地，在进行CRC校验之前，可以将重传接收到的新的CB0的软比特数据、新的CB1的软比特数据分别与片上存储器中错误CB0的软比特数据、错误CB1的软比特数据进行合并，得到合并之后的CB0和合并之后的CB1。
步骤603，在CRC正确时，对编码块进行译码，得到编码块的解密数据。
在本实施例中，在CRC正确时，对CRC正确的合并之后的CB0和/或合并之后的CB1进行译码，得到合并之后的CB0和/或合并之后的CB1对应的译码数据，可选地，可以将译码数据写入DDR中。
在重传译码过程中，还存在另外一种场景，包括：在对编码块再次译码时，若编码块前一次CRC正确，则从DDR中读取编码块的硬比特数据，对硬比特数据进行解密，得到编码块的译码数据。
在本实施例中，若在确定了某一个编码块的CRC错误之后，但是该编码块的前一次CRC正确，在这种情况下，可以将CRC正确的编码块对应的硬比特暂存至DDR中，在等待重传时刻，数据面把暂存在DDR的CRC正确的编码块读出来进行解密操作，得到解密数据，可选地，将解密数据写入DDR，本实施例对此不做限定。可选地，重传场景下的DDR的数据传输方法流程图可参考图14所示。
在本实施例中，根据访问DDR的数据传输方法，在译码过程中可以统计每个时隙对DDR访问的总的数据量，基于初传和重传下的场景，分别计算初传和重传所产生的DDR的数据访问量，得到的DDR的数据访问量较为准确。
应该理解的是，虽然图2-14的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2-14中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
图15为一个实施例的DDR访问装置的结构框图。如图15所示，该装置包括：
调节模块01，用于根据DDR在第一时隙的吞吐率，调节DDR在第一时隙的频率和/或电压，其中，第一时隙为物理下行共享信道PDSCH的时隙；
访问模块02，用于在第一时隙，基于DDR在所述第一时隙的频率和/或电压，对DDR读取和/或写入第一传输块的译码数据，第一传输块是经所述PDSCH传输的。
在其中一个可选的实施例中，调节模块01，用于在DDR在第一时隙的吞吐率变大的情况下，提高DDR在第一时隙的频率和/或电压；在DDR在第一时隙的吞吐率变小的情况下，降低DDR在第一时隙的频率和/或电压。
在其中一个可选的实施例中，调节模块01，还用于根据DDR在第二时隙的数据访问量，确定DDR在第一时隙的数据访问量，第二时隙为第一时隙的前一时隙；基于计算得到的DDR在第一时隙的数据访问量，以及对第一传输块的译码用时，计算得到DDR在第一时隙的吞吐率。
在其中一个可选的实施例中，计算得到的DDR在第一时隙的数据访问量与DDR在第二时隙的数据访问量之间满足以下公式：De＝(1-a)*Dh+a*Dl
其中，De为计算得到的DDR在第一时隙的数据访问量，Dh为DDR在第二时隙的前一时隙内的数据访问量，Dl为DDR在第二时隙内的数据访问量，a大于0且小于或等于1。
在其中一个可选的实施例中，DDR在第二时隙的数据访问量包括在第二时隙中第二传输块的译码数据的数据量，其中，第二传输块为第一传输块的前一传输块，第二传输块的译码数据包括第二传输块中每个编码块的软比特数据或硬比特数据或解密数据。
在其中一个可选的实施例中，针对第一传输块中的每个编码块，访问模块02，用于在编码块的CRC出现错误时，将编码块对应的软比特数据写入DDR；和/或，在编码块CRC正确，且第一传输块中在编码块之前存在CRC错误的编码块时，将编码块对应的硬比特数据写入DDR；和/或，在编码块CRC正确，且第一传输块中在编码块之前不存在CRC错误的编码块时，将编码块对应的解密数据写入DDR。
在其中一个可选的实施例中，访问模块02，用于在对第一传输块重传译码的情况下，从DDR读取第一传输块中每个编码块的软比特数据或硬比特数据。
在其中一个可选的实施例中，PDSCH包括多个载波，每个载波皆用于传输块，调节模块01，用于在第一时隙内各传输块的译码起始时刻与第一时隙的起始时刻之间的时间间隔皆不大于第一阈值时，根据计算得到的DDR在第一时隙的吞吐率，配置DDR在第一时隙的起始时间点的频率和/或电压，并保持DDR在第时隙的频率和/或电压。
在其中一个可选的实施例中，调节模块01，用于在第一时隙内存在第三传输块时，根据计算得到的DDR在第一时隙的吞吐率，配置DDR在第一时隙的起始时间点的频率和/或电压，其中，第三传输块的译码起始时刻与第二时隙的起始时刻之间的间隔大于第一阈值；根据读取和/或写入第三传输块的译码数据的数据量增大DDR在第三传输块的译码起始时刻之后的频率和/或电压。
在其中一个可选的实施例中，计算得到的DDR在第一时隙的吞吐率包括从DDR读取和/或写入每个载波分别对应的传输块的译码数据的吞吐率之和。
在其中一个可选的实施例中，调节模块01，用于在DDR的吞吐率大于最高门限值时，按照最高门限值调节DDR在第一时隙的频率和/或电压；和/或，在DDR的吞吐率小于最低门限值时，按照最低门限值调节DDR在第一时隙的频率和/或电压。
在其中一个可选的实施例中，访问模块02，还用于根据时钟门控信号开启或停止对DDR进行读取和/或写入。
图16为一个实施例的基于DDR的数据传输装置的结构框图。如图16所示，该装置包括：
译码模块11，用于在第一时隙对第一传输块进行译码，第一传输块是经PDSCH传输的，第一时隙为所述PDSCH的时隙；
访问模块12，用于对DDR读取和/或写入第一传输块的译码数据。
在其中一个可选的实施例中，针对第一传输块中的每个编码块，访问模块12，用于在编码块的CRC出现错误时，将编码块对应的软比特数据写入DDR；和/或，在编码块CRC正确，且第一传输块中在编码块之前存在CRC错误的编码块时，将编码块对应的硬比特数据写入DDR；和/或，在编码块CRC正确，且第一传输块中在编码块之前不存在CRC错误的编码块时，将编码块对应的解密数据写入DDR。
在其中一个可选的实施例中，访问模块12，用于在对第一传输块重传译码的情况下，从DDR读取第一传输块中每个编码块的软比特数据或硬比特数据。
在其中一个可选的实施例中，访问模块12，用于若编码块的前一次CRC错误，则从DDR中读取编码块的软比特数据；基于读取的软比特数据对编码块再次进行CRC；在CRC正确时，对编码块进行译码，得到编码块的解密数据。
在其中一个可选的实施例中，操作模块12，还用于若编码块的前一次CRC正确，则从DDR中读取编码块的硬比特数据；对硬比特数据进行解密，得到编码块的解密数据。
上述DDR访问装置、基于DDR的数据传输装置中各个模块的划分仅仅用于举例说明，在其他实施例中，可将DDR访问装置、基于DDR的数据传输装置按照需要划分为不同的模块，以完成上述DDR电压率调节装置、基于DDR的数据传输装置的全部或部分功能。
关于DDR访问装置、基于DDR的数据传输装置的具体限定可以参见上文中对于DDR访问方法、基于DDR的数据传输方法的限定，在此不再赘述。上述DDR访问装置、基于DDR的数据传输装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于中的处理器中，也可以以软件形式存储于中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
本申请实施例中提供的DDR访问装置、基于DDR的数据传输装置中的各个模块的实现可为计算机程序的形式。该计算机程序可在终端或服务器上运行。该计算机程序构成的程序模块可存储在电子设备的存储器上。该计算机程序被处理器执行时，实现本申请实施例中所描述方法的步骤。
本申请实施例还提供了一种计算机可读存储介质。一个或多个包含计算机可执行指令的非易失性计算机可读存储介质，当所述计算机可执行指令被一个或多个处理器执行时，使得所述处理器执行DDR访问方法的步骤。
本申请实施例还提供了一种计算机可读存储介质。一个或多个包含计算机可执行指令的非易失性计算机可读存储介质，当所述计算机可执行指令被一个或多个处理器执行时，使得所述处理器执行DDR的数据传输方法的步骤。
一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行DDR访问方法。
一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行DDR的数据传输方法。
基于相同的技术构思，本申请实施例还提供一种DDR访问系统，示例性的，如图1和图17所示。该架构包括为DDR供电的IC、控制该IC的处理器(计算机设备)以及DDR。
其中，处理器可以通过执行图2-图14实施例所提供的方法，控制为DDR供电的IC，来实现控制DDR的电压和频率的目的，从而使得在满足DDR工作需求的同时，减少DDR的功耗。
可选地，如图17所示，该系统中还可以包括其他模块。其中，其他模块也可以以PDSCH的时隙为单位，来计算第一时隙的吞吐率。系统中decoder译码器和其它模块对DDR在第一时隙的吞吐率进行投票，把预测的吞吐率投票给本模块的本地控制单元LCU，本地控制单元再把本模块的吞吐率投票给系统控制单元SCU。系统控制单元SCU进行判决得到最终的DDR的吞吐率，再根据吞吐率映射DDR的频率值和/或电压值，发送控制字给PMIC(也就是为DDR供电的IC)，使得在第一时隙内，DDR可以工作在PMIC设置的频率和/或电压值下。
若译码器在多个时隙内连续工作没有接收到clock gating信号，译码器会持续一直进行译码操作，也即，会存在多个传输块的译码起始时刻，在这样的情况下，会出现较多的吞吐率变化的时间点，例如图10所示，一共有12个吞吐率变化的时间点(图中以实线圈表示)。为了避免频繁地对吞吐率进行计算，对12个吞吐率变化时间点进行合并，合并后的时间点减少为4个(图中以虚线圈表示)，只有在吞吐率变大的情况下才对吞吐率进行预测计算。
示例性的，仍然可参考图10所示，图10给出了一种不同载波的吞吐率变化时间点合并时序示意图，综合上述两种场景，如果每次变化都进行投票，一个时隙内会有3*6＝18us的时间无法访问DDR，对系统性能造成很大的影响。因此，需要基于每个载波的传输块的译码起始时刻来对吞吐率变化的时间点进行合并，也即，在译码周期的起始时刻(虚线圈1)调整DDR的电压和/或频率，在CC2 TB1的译码起始时刻，将CC0 TB0、CC1 TB0和CC2 TB1的吞吐率累加得到在虚线圈2时间点的吞吐率值，并基于计算得到的吞吐率值配置DDR的电压和/或频率；由于在实线圈4、5、6、7、8的时刻，CC0 TB0、CC1 TB0和CC2 TB1相继译码结束，从而CC0 TB0、CC1 TB0和CC2 TB1的吞吐率被释放，则实线圈4、5的时刻由于CC0 TB0、CC1 TB0的吞吐率被释放，实线圈4、5的时刻吞吐率下降，所以不会调整DDR的电压和/或频率。在实线圈6、7的时刻，虽然增加了CC0 TB1和CC1 TB1的吞吐率之和，但是由于CC0 TB1的吞吐率等于CC0 TB0的吞吐率，CC1 TB1的吞吐率等于CC1 TB0的吞吐率，所以在实线圈6、7的时刻不会调整DDR的电压和/或频率。在实线圈8的时刻，CC2 TB1的吞吐率被释放，所以也不会调整DDR的电压和/或频率。在实线圈9的时刻的吞吐率为CC0TB1、CC1 TB1和CC2 TB2的吞吐率之和，由于CC0 TB1的吞吐率等于CC0 TB0的吞吐率，CC1 TB1的吞吐率等于CC1 TB0的吞吐率，且CC2 TB2的吞吐率大于CC2 TB1的吞吐率，所以实线圈9的时刻的吞吐率大于虚线圈2的吞吐率，因此在实线圈9的时刻增加DDR的电压和/或频率。
在本年实施中，避免了每个时隙频繁多次地调整DDR的电压和频率的问题，合并配置DDR的频率和电压的次数，降低了配置DDR电压和频率对DDR访问的影响。
在本系统中，若译码器可以通过是否接收到门控信号clock gating，确定是否进行译码操作。若在译码过程中，译码器接收到门控信号clock gating，则停止当前译码操作。若没有接收到门控信号clock gating，则按照正常时隙与传输块的传输顺序，依次对传输块进行译码操作。通过门控信号clock gating控制译码器停止译码操作，可以在指定场景下或者突发情况下，实现对译码器的及时控制。
本申请所使用的对存储器、存储、数据库或其它介质的任何引用可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)，它用作外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDR SDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (26)

1.一种DDR访问方法，其特征在于，包括：
根据双倍速率同步动态随机存储器DDR在第一时隙的吞吐率，调节所述DDR在所述第一时隙的频率和/或电压，其中，所述第一时隙为物理下行共享信道PDSCH的时隙；
在所述第一时隙，基于所述DDR在所述第一时隙的频率和/或电压，对所述DDR读取和/或写入第一传输块的译码数据，所述第一传输块是经所述PDSCH传输的。
2.根据权利要求1所述的方法，其特征在于，所述根据所述DDR在第一时隙的吞吐率，调节所述DDR在所述第一时隙的频率和/或电压，包括：
在所述DDR在所述第一时隙的吞吐率变大的情况下，提高所述DDR在所述第一时隙的频率和/或电压；
在所述DDR在所述第一时隙的吞吐率变小的情况下，降低所述DDR在所述第一时隙的频率和/或电压。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
根据所述DDR在第二时隙的数据访问量，确定所述DDR在所述第一时隙的数据访问量，所述第二时隙为所述第一时隙的前一时隙；
基于计算得到的所述DDR在第一时隙的数据访问量，以及对所述第一传输块的译码用时，计算得到所述DDR在所述第一时隙的吞吐率。
4.根据权利要求3所述的方法，其特征在于，计算得到的所述DDR在第一时隙的数据访问量与所述DDR在第二时隙的数据访问量之间满足以下公式：
De＝(1-a)*Dh+a*Dl
其中，De为计算得到的所述DDR在第一时隙的数据访问量，Dh为所述DDR在所述第二时隙的前一时隙内的数据访问量，Dl为所述DDR在第二时隙内的数据访问量，a大于0且小于或等于1。
5.根据权利要求3所述的方法，其特征在于，所述DDR在第二时隙的数据访问量包括在所述第二时隙中第二传输块的译码数据的数据量，其中，所述第二传输块为所述第一传输块的前一传输块，所述第二传输块的译码数据包括所述第二传输块中每个编码块的软比特数据或硬比特数据或解密数据。
6.根据权利要求1所述的方法，其特征在于，针对所述第一传输块中的每个编码块，对所述DDR写入第一传输块的译码数据，包括：
在所述编码块的CRC出现错误时，将所述编码块对应的软比特数据写入所述DDR；和/或，
在所述编码块CRC正确，且所述第一传输块中在所述编码块之前存在CRC错误的编码块时，将所述编码块对应的硬比特数据写入所述DDR；和/或，
在所述编码块CRC正确，且所述第一传输块中在所述编码块之前不存在CRC错误的编码块时，将所述编码块对应的解密数据写入所述DDR。
7.根据权利要求1所述的方法，其特征在于，对所述DDR读取第一传输块的译码数据，包括：
在对所述第一传输块重传译码的情况下，从所述DDR读取所述第一传输块中每个编码块的软比特数据或硬比特数据。
8.根据权利要求3所述的方法，其特征在于，所述PDSCH包括多个载波，每个载波皆用于传输传输块，根据所述DDR在第一时隙的吞吐率，调节所述DDR在第一时隙的频率和/或电压，包括：
在所述第一时隙内各传输块的译码起始时刻与所述第一时隙的起始时刻之间的时间间隔皆不大于第一阈值时，根据计算得到的所述DDR在所述第一时隙的吞吐率，配置所述DDR在第一时隙的起始时间点的频率和/或电压，并保持所述DDR在所述第一时隙的频率和/或电压。
9.根据权利要求8所述的方法，其特征在于，根据所述DDR在第一时隙的吞吐率，调节所述DDR在第一时隙的频率和/或电压，包括：
在所述第一时隙内存在第三传输块时，根据计算得到的所述DDR在第一时隙的吞吐率，配置所述DDR在所述第一时隙的起始时间点的频率和/或电压，其中，所述第三传输块的译码起始时刻与第一时隙的起始时刻之间的间隔大于第一阈值；
根据读取和/或写入所述第三传输块的译码数据的数据量增大所述DDR在所述第三传输块的译码起始时刻之后的频率和/或电压。
10.根据权利要求8所述的方法，其特征在于，计算得到的所述DDR在所述第一时隙的吞吐率包括从所述DDR读取和/或写入每个载波分别对应的传输块的译码数据的吞吐率之和。
11.根据权利要求3所述的方法，其特征在于，还包括：
若计算得到的所述DDR在所述第一时隙的吞吐率和所述DDR在所述第一时隙的实际吞吐率之间的差值大于第一预设阈值，则对计算得到的第三时隙的吞吐率进行修正，所述第三时隙为所述第一时隙的下一时隙。
12.根据权利要求10所述的方法，其特征在于，还包括：
在所述DDR的吞吐率大于最高门限值时，按照所述最高门限值调节所述DDR在所述第一时隙的频率和/或电压；和/或，
在所述DDR的吞吐率小于最低门限值时，按照所述最低门限值调节所述DDR在所述第一时隙的频率和/或电压。
13.根据权利要求1-11中任一项所述的方法，其特征在于，所述方法还包括：
按照译码周期对所述第一传输块进行译码；
在所述译码周期内，根据双倍速率同步动态随机存储器DDR在第一时隙的吞吐率，调节所述DDR在所述第一时隙的频率和/或电压。
14.根据权利要求13所述的方法，其特征在于，包括：
在所述第一传输块的译码起始时刻之前，计算所述第一时隙在所述第一传输块译码期间的第一吞吐率；
在所述第一吞吐率大于前一次调整电压和/或频率时对应的吞吐率的情况下，增大所述DDR的频率和/或电压。
15.根据权利要求14所述的方法，其特征在于，包括：
在所述第一吞吐率不大于前一次调整电压和/或频率时对应的吞吐率的情况下，保持所述DDR的频率和/或电压。
16.根据权利要求14所述的方法，其特征在于，包括：
在前一次调整电压和/或频率时对应的吞吐率减去所述第一吞吐率的差值大于第二预设阈值的情况下，降低所述DDR的频率和/或电压。
17.一种基于DDR的数据传输方法，其特征在于，适用于权利要求1-16中任一项提供的DDR访问方法中，所述方法包括：
在第一时隙对第一传输块进行译码，所述第一传输块是经所述PDSCH传输的，所述第一时隙为所述PDSCH的时隙；
对所述DDR读取和/或写入所述第一传输块的译码数据。
18.根据权利要求17所述的方法，其特征在于，针对所述第一传输块中的每个编码块，对所述DDR写入所述第一传输块的译码数据，所述方法包括：
在所述编码块的CRC出现错误时，将所述编码块对应的软比特数据写入所述DDR；和/或，
在所述编码块CRC正确，且所述第一传输块中在所述编码块之前存在CRC错误的编码块时，将所述编码块对应的硬比特数据写入所述DDR；和/或，
在所述编码块CRC正确，且所述第一传输块中在所述编码块之前不存在CRC错误的编码块时，将所述编码块对应的解密数据写入所述DDR。
19.根据权利要求17所述的方法，其特征在于，对所述DDR读取所述第一传输块的译码数据，包括：
在对所述第一传输块重传译码的情况下，从所述DDR读取所述第一传输块中每个编码块的软比特数据或硬比特数据。
20.根据权利要求19所述的方法，其特征在于，包括：
若所述编码块的前一次CRC错误，则从所述DDR中读取所述编码块的软比特数据；
基于读取的软比特数据对所述编码块再次进行CRC；
在所述CRC正确时，对所述编码块进行译码，得到所述编码块的解密数据。
21.根据权利要求19所述的方法，其特征在于，包括：
若所述编码块的前一次CRC正确，则从所述DDR中读取所述编码块的硬比特数据；
对所述硬比特数据进行解密，得到所述编码块的解密数据。
22.一种DDR访问装置，其特征在于，所述装置包括：
调节模块，用于根据所述DDR在第一时隙的吞吐率，调节所述DDR在所述第一时隙的频率和/或电压，其中，所述第一时隙为物理下行共享信道PDSCH的时隙；
访问模块，用于在所述第一时隙，基于所述DDR在所述第一时隙的频率和/或电压，对所述DDR读取和/或写入第一传输块的译码数据，所述第一传输块是经所述PDSCH传输的。
23.一种基于DDR的数据传输装置，其特征在于，适用于权利要求22提供的DDR访问装置中，所述装置包括：
译码模块，用于在第一时隙对第一传输块进行译码，所述第一传输块是经所述PDSCH传输的，所述第一时隙为所述PDSCH的时隙；
访问模块，用于对所述DDR读取和/或写入所述第一传输块的译码数据。
24.一种电子设备，包括存储器及处理器，所述存储器中储存有计算机程序，其特征在于，所述计算机程序被所述处理器执行时，使得所述处理器执行如权利要求1至21中任一项所述的方法的步骤。
25.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至21中任一项所述的方法的步骤。
26.一种双倍速率同步动态随机存储器的访问系统，其特征在于，包括控制单元、DDR和供电单元，其中，所述供电单元，用于在所述控制单元的控制下为所述DDR供电；
所述控制单元，用于执行如权利要求1至21中任一项所述的方法。
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