CN113900478A - 一种适用于SoC芯片的时钟模块设计方法 - Google Patents

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Abstract

本发明涉及一种适用于SoC芯片的时钟模块设计方法，属于数字芯片设计技术领域。本发明中，当时钟模块接收到时钟改变的命令时，通过时钟选择单元自动切换至外部晶振时钟源，当时钟改变事件完成后，再自动切换至内部稳定后的PLL时钟源。本发明能够实现当SoC芯片的时钟信号在上电复位、功耗管理、时钟频率改变时，避免SoC芯片的处理器等核心模块处于时钟信号不确定的状态。

Description

一种适用于SoC芯片的时钟模块设计方法
技术领域
本发明属于数字芯片设计技术领域，具体涉及一种适用于SoC芯片的时钟模块设计方法。
背景技术
时钟模块是SoC芯片中必不可少的功能部分，为SoC芯片中的数字或模拟电路提供时钟信号，通常有三类构成方式：一是由芯片外部直接输入时钟信号，主要用于简单器件；二是由芯片外部晶振与芯片内部时钟发生器产生时钟信号，主要用于低频或简单芯片；三是由芯片外部晶振、芯片内部PLL以及时钟发生器产生时钟信号，目前大部分的芯片时钟都采用此类构成方式。
如何基于外部晶振、内部PLL与时钟发生器的构成方式，提出一类时钟模块的设计方法，实现在上电复位、功耗管理、时钟频率改变时可自动切换时钟源，保持芯片时钟信号的确定性与稳定性，成为亟待解决的技术问题。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何基于外部晶振、内部PLL与时钟发生器的构成方式，提出一类时钟模块的设计方法，实现在上电复位、功耗管理、时钟频率改变时可自动切换时钟源，保持芯片时钟信号的确定性与稳定性。
(二)技术方案
为了解决上述技术问题，本发明提供了一种适用于SoC芯片的时钟模块设计方法，该方法中，将所述时钟模块设计为：包括PLL单元、第一时钟选择单元、第二时钟选择单元和分频器单元；
其中，所述PLL单元连接外部晶振信号与第二时钟选择单元，PLL单元使用外部晶振信号产生高频的时钟信号并输出至第二时钟选择单元，但是在上电复位、睡眠模式、配置改变时会处于时钟输出不确定的状态；
所述第一时钟选择单元连接时钟选择信号、外部晶振信号与第二时钟选择单元输出信号以及分频器单元，第一时钟选择单元根据时钟选择信号产生切换命令，选择外部晶振信号与第二时钟选择单元输出信号其中之一作为第一时钟选择单元输出信号发送至分频器单元；
所述第二时钟选择单元连接外部晶振信号、PLL单元输出信号、上电复位信号、SoC芯片中处理器输出信号以及第一时钟选择单元，根据上电复位信号与SoC芯片中处理器输出信号产生切换命令，选择外部晶振信号与PLL单元输出信号其中之一作为第二时钟选择单元输出信号发送至第一时钟选择单元；
所述分频器单元连接第一时钟选择单元输出信号与SoC芯片中除时钟模块之外的其它所有模块，将第一时钟选择单元输出信号进行分频处理后输出至SoC芯片中除时钟模块之外的其它所有模块。
本发明还提供了一种利用所述的方法设计得到的时钟模块。
本发明还提供了一种所述的时钟模块的工作方法。
本发明还提供了一种SoC芯片，该SoC芯片包含所述的时钟模块。
本发明还提供了一种所述SoC芯片的工作方法。
优选地，包括以下工作方式：
当SoC芯片上电复位时，第二时钟选择单元接收到上电复位信号，刷新复位计时，其内部的计时器开始工作，计时过程中选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，将PLL输出信号作为时钟信号输出；
当SoC芯片设置PLL单元为睡眠模式时，第二时钟选择单元接收到处理器配置信号，第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当处理器重新设置PLL单元为工作模式时，第二时钟选择单元刷新模式计时，当计时器完成计时，即PLL输出时钟已稳定时，将PLL输出信号作为时钟信号输出；
当SoC芯片改变PLL单元配置时，第二时钟选择单元接收到处理器配置信号，刷新配置计时，计时器开始工作，计时过程中将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，将PLL输出信号作为时钟信号输出；
当PAD接口的时钟选择信号选择外部晶振时，第一时钟选择单元选择外部晶振信号作为时钟信号输出，当时钟选择信号选择非外部晶振时，第一时钟选择单元选择第二时钟选择单元的输出信号作为时钟信号输出。
优选地，当SoC芯片上电复位时，第二时钟选择单元接收到上电复位信号，通过其内部的复位控制电路刷新复位计时，其内部的计时器开始工作，计时过程中其内部的第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出。
优选地，当处理器重新设置PLL单元为工作模式时，第二时钟选择单元内部的功耗控制电路刷新模式计时，当计时器完成计时，即PLL输出时钟已稳定时，第二时钟切换电路将PLL输出信号作为时钟信号输出。
优选地，当SoC芯片改变PLL单元配置时，第二时钟选择单元接收到处理器配置信号，通过其内部的频率控制电路刷新配置计时，计时器开始工作，计时过程中第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出。
优选地，当PAD接口的时钟选择信号选择外部晶振时，第一时钟选择单元的第一时钟切换电路选择外部晶振信号作为时钟信号输出，当时钟选择信号选择非外部晶振时，第一时钟选择单元的第一时钟切换电路选择第二时钟选择单元的输出信号作为时钟信号输出。
(三)有益效果
本发明中，当时钟模块接收到时钟改变的命令时，通过时钟选择单元自动切换至外部晶振时钟源，当时钟改变事件完成后，再自动切换至内部稳定后的PLL时钟源。本发明能够实现当SoC芯片的时钟信号在上电复位、功耗管理、时钟频率改变时，避免SoC芯片的处理器等核心模块处于时钟信号不确定的状态。
附图说明
图1为本发明的时钟模块设计原理图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明提供了一种适用于SoC芯片的时钟模块设计方法。
参考图1，其中的PAD接口表示SoC芯片的PAD中与时钟模块相连的模块，通常涉及时钟选择、外部晶振信号、外部上电复位信号，该部分与时钟模块的交互包括：产生时钟选择、上电复位的命令，产生外部晶振提供的时钟信号；
其中的其它模块表示SoC芯片中除时钟模块以外的所有模块，该部分与时钟模块的交互包括：接收时钟模块的输出时钟信号，发送由处理器等产生的时钟信号改变命令。PAD接口与其它模块并非本发明提供的设计，仅用于表明时钟模块与外部的互连关系。
基于以上说明，本发明设计的时钟模块包括PLL单元、第一时钟选择单元、第二时钟选择单元和分频器单元，PLL单元连接外部晶振信号与第二时钟选择单元，PLL单元使用外部晶振信号产生高频的时钟信号并输出至第二时钟选择单元，但是在上电复位、睡眠模式、配置改变时会处于时钟输出不确定的状态；第一时钟选择单元连接时钟选择信号、外部晶振信号与第二时钟选择单元输出信号以及分频器单元，第一时钟选择单元根据时钟选择信号产生切换命令，选择外部晶振信号与第二时钟选择单元输出信号其中之一作为第一时钟选择单元输出信号发送至分频器单元；第二时钟选择单元连接外部晶振信号、PLL单元输出信号、上电复位信号、处理器输出信号以及第一时钟选择单元，根据上电复位信号与处理器输出信号产生切换命令，选择外部晶振信号与PLL单元输出信号其中之一作为第二时钟选择单元输出信号发送至第一时钟选择单元；分频器单元连接第一时钟选择单元输出信号与所述其它模块，将第一时钟选择单元输出信号进行分频处理后输出至所述其它模块。
其中，第一时钟选择单元内部包括切换命令电路与第一时钟切换电路，第二时钟选择单元内部包括第二时钟切换电路、计时器、复位控制电路、功耗控制电路、频率控制电路、切换命令电路。
一种使用了经上述方法设计得到的时钟模块的SoC芯片的其工作原理和工作流程如下：
当SoC芯片上电复位时，第二时钟选择单元接收到上电复位信号，通过其内部的复位控制电路刷新复位计时，其内部的计时器开始工作，计时过程中其内部的第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出；
当SoC芯片设置PLL单元为睡眠模式时，第二时钟选择单元接收到处理器配置信号，第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当处理器重新设置PLL单元为工作模式时，第二时钟选择单元内部的功耗控制电路刷新模式计时，当计时器完成计时，即PLL输出时钟已稳定时，第二时钟切换电路将PLL输出信号作为时钟信号输出；
当SoC芯片改变PLL单元配置时，第二时钟选择单元接收到处理器配置信号，通过其内部的频率控制电路刷新配置计时，计时器开始工作，计时过程中第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出；
当PAD接口的时钟选择信号选择外部晶振时，第一时钟选择单元的第一时钟切换电路选择外部晶振信号作为时钟信号输出，当时钟选择信号选择非外部晶振时，第一时钟选择单元的第一时钟切换电路选择第二时钟选择单元的输出信号作为时钟信号输出。
可以看出，本发明基于外部晶振、内部PLL与时钟发生器的构成的芯片时钟方案，提出了一类时钟模块的设计方法，该设计方法在上电复位、功耗管理、时钟频率改变时能够保持SoC芯片时钟信号的确定性与稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种适用于SoC芯片的时钟模块设计方法，其特征在于，该方法中，将所述时钟模块设计为：包括PLL单元、第一时钟选择单元、第二时钟选择单元和分频器单元；
其中，所述PLL单元连接外部晶振信号与第二时钟选择单元，PLL单元使用外部晶振信号产生高频的时钟信号并输出至第二时钟选择单元，但是在上电复位、睡眠模式、配置改变时会处于时钟输出不确定的状态；
所述第一时钟选择单元连接时钟选择信号、外部晶振信号与第二时钟选择单元输出信号以及分频器单元，第一时钟选择单元根据时钟选择信号产生切换命令，选择外部晶振信号与第二时钟选择单元输出信号其中之一作为第一时钟选择单元输出信号发送至分频器单元；
所述第二时钟选择单元连接外部晶振信号、PLL单元输出信号、上电复位信号、SoC芯片中处理器输出信号以及第一时钟选择单元，根据上电复位信号与SoC芯片中处理器输出信号产生切换命令，选择外部晶振信号与PLL单元输出信号其中之一作为第二时钟选择单元输出信号发送至第一时钟选择单元；
所述分频器单元连接第一时钟选择单元输出信号与SoC芯片中除时钟模块之外的其它所有模块，将第一时钟选择单元输出信号进行分频处理后输出至SoC芯片中除时钟模块之外的其它所有模块。
2.一种利用权利要求1所述的方法设计得到的时钟模块。
3.一种如权利要求2所述的时钟模块的工作方法。
4.一种SoC芯片，其特征在于，该SoC芯片包含如权利要求2所述的时钟模块。
5.一种如权利要求4所述SoC芯片的工作方法。
6.如权利要求5所述的方法，其特征在于，包括以下工作方式：
当SoC芯片上电复位时，第二时钟选择单元接收到上电复位信号，刷新复位计时，其内部的计时器开始工作，计时过程中选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，将PLL输出信号作为时钟信号输出；
当SoC芯片设置PLL单元为睡眠模式时，第二时钟选择单元接收到处理器配置信号，第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当处理器重新设置PLL单元为工作模式时，第二时钟选择单元刷新模式计时，当计时器完成计时，即PLL输出时钟已稳定时，将PLL输出信号作为时钟信号输出；
当SoC芯片改变PLL单元配置时，第二时钟选择单元接收到处理器配置信号，刷新配置计时，计时器开始工作，计时过程中将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，将PLL输出信号作为时钟信号输出；
当PAD接口的时钟选择信号选择外部晶振时，第一时钟选择单元选择外部晶振信号作为时钟信号输出，当时钟选择信号选择非外部晶振时，第一时钟选择单元选择第二时钟选择单元的输出信号作为时钟信号输出。
7.如权利要求6所述的方法，其特征在于，当SoC芯片上电复位时，第二时钟选择单元接收到上电复位信号，通过其内部的复位控制电路刷新复位计时，其内部的计时器开始工作，计时过程中其内部的第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出。
8.如权利要求6所述的方法，其特征在于，当处理器重新设置PLL单元为工作模式时，第二时钟选择单元内部的功耗控制电路刷新模式计时，当计时器完成计时，即PLL输出时钟已稳定时，第二时钟切换电路将PLL输出信号作为时钟信号输出。
9.如权利要求6所述的方法，其特征在于，当SoC芯片改变PLL单元配置时，第二时钟选择单元接收到处理器配置信号，通过其内部的频率控制电路刷新配置计时，计时器开始工作，计时过程中第二时钟切换电路将选择外部晶振信号作为时钟信号输出，当计时器完成计时，即PLL输出时钟已稳定，第二时钟切换电路将PLL输出信号作为时钟信号输出。
10.如权利要求6所述的方法，其特征在于，当PAD接口的时钟选择信号选择外部晶振时，第一时钟选择单元的第一时钟切换电路选择外部晶振信号作为时钟信号输出，当时钟选择信号选择非外部晶振时，第一时钟选择单元的第一时钟切换电路选择第二时钟选择单元的输出信号作为时钟信号输出。
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