CN113889503A - 像素以及具备其的显示装置 - Google Patents

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朴英吉
郭正勋
金基铉
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李顺雨
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Abstract

本发明的显示装置具备：基板，包括像素电路定位的显示区域；第一有源层，位于基板上，并包括第一源极区域、相邻于第一源极区域而定位的第一有源区域和相邻于第一有源区域而定位的第一漏极区域；第一栅极层，位于覆盖第一有源层的层上，并包括与第一有源区域重叠的第一栅电极；第二栅极层，位于覆盖第一栅极层的层上，并向第一方向延伸且包括具有第4‑1栅电极的初始化线；第二有源层，位于覆盖第二栅极层的层上，并包括与第4‑1栅电极重叠的第四有源区域；第三栅极层，位于覆盖第二有源层的层上，并包括与第四有源区域重叠且具有岛形状(isolated shape)的第4‑2栅电极；以及第一源极漏极层，位于覆盖第三栅极层的层上，并包括向第一方向延伸的第一连接布线。

Description

像素以及具备其的显示装置
技术领域
本发明的实施例涉及一种像素以及具备其的显示装置，更详细地涉及一种改善元件特性以及不良的像素以及具备其的显示装置。
背景技术
显示装置中，有机发光显示装置具有不仅视野角宽且对比度优异，而且响应速度快的优点，从而作为新一代显示装置受到关注。
通常，有机发光显示装置在基板上形成薄膜晶体管以及有机发光元件，有机发光元件自身发光而工作。这样的有机发光显示装置作为移动电话等之类的小型产品的显示部使用，也作为电视等之类的大型产品的显示部使用。
另一方面，这样的显示装置包括用于驱动的薄膜晶体管以及电容器。在此，薄膜晶体管可以包括：半导体层，包括有源区域、源极区域以及漏极区域；以及栅电极，通过栅极绝缘层与半导体层电绝缘。
发明内容
但是在这种现有的显示装置中，由于像素电路的结构上的问题，存在随着元件特性变化而可能产生不良的问题。
本发明的实施例用于解决包括如上问题的各种问题，能够提供通过像素电路的结构改善而改善元件特性以及不良的像素以及具备其的显示装置。但是这样的技术问题是示例性的，本发明的范围不限于此。
根据本发明的一观点，提供了一种显示装置，具备：基板，包括像素电路定位的显示区域；第一有源层，位于所述基板上，并包括第一源极区域、相邻于所述第一源极区域而定位的第一有源区域和相邻于所述第一有源区域而定位的第一漏极区域；第一栅极层，位于覆盖所述第一有源层的层上，并包括与所述第一有源区域重叠的第一栅电极；第二栅极层，位于覆盖所述第一栅极层的层上，并向第一方向延伸且包括具有第4-1栅电极的初始化线；第二有源层，位于覆盖所述第二栅极层的层上，并包括与所述第4-1栅电极重叠的第四有源区域；第三栅极层，位于覆盖所述第二有源层的层上，并包括与所述第四有源区域重叠且具有岛形状(isolated shape)的第4-2栅电极；以及第一源极漏极层，位于覆盖所述第三栅极层的层上，并包括向所述第一方向延伸的第一连接布线。
根据本实施例，可以是，所述第一连接布线不与所述第4-1栅电极以及所述第4-2栅电极重叠。
根据本实施例，可以是，所述第4-1栅电极和所述第4-2栅电极通过形成于在所述第二栅极层和所述第三栅极层之间介入的层的第一栅极接触孔电连接。
根据本实施例，可以是，所述第一栅极接触孔暴露所述第4-1栅电极的上面，并包括与所述第4-1栅电极的上面构成倾斜的内侧面，所述第4-2栅电极覆盖通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面和所述内侧面。
根据本实施例，可以是，通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面的直径小于所述第一栅极接触孔的所述第四有源区域方向的末端和所述第四有源区域的所述第一栅极接触孔方向的末端之间的距离。
根据本实施例，可以是，所述第一栅极接触孔的平行于所述第4-1栅电极的上面的截面积向远离所述第4-1栅电极的方向增大。
根据本实施例，可以是，所述第4-2栅电极具有从位于所述第一栅极接触孔内的部分延伸而位于覆盖所述第二有源层的层上的部分。
根据本实施例，可以是，所述像素电路包括第一像素电路以及第二像素电路，所述第一像素电路以及所述第二像素电路相对于经过所述第一像素电路以及所述第二像素电路之间的假想轴对称(symmetric)。
根据本实施例，可以是，所述第一像素电路的第4-1栅电极和所述第二像素电路的第4-1栅电极为一体，所述第一像素电路的第4-2栅电极和所述第二像素电路的第4-2栅电极为一体，所述第一栅极接触孔位于所述假想轴上。
根据本实施例，可以是，所述第三栅极层还包括向所述第一方向延伸的栅极初始化电压线，所述第一连接布线与所述栅极初始化电压线重叠。
根据本实施例，可以是，所述栅极初始化电压线通过形成于覆盖所述第二有源层的层的第二栅极接触孔电连接于第二有源层。
根据本实施例，可以是，所述显示装置还具备：第二源极漏极层，位于覆盖所述第一源极漏极层的层上，并包括向与所述第一方向交叉的第二方向延伸并与所述第一连接布线电连接的第二连接布线。
根据本实施例，可以是，所述第一有源层包含硅半导体，所述第二有源层包含氧化物半导体。
根据本发明的另一观点，提供了一种像素，具备：有机发光二极管；第一晶体管，包括包含硅半导体的第一半导体层以及第一栅电极，对应于施加于所述第一栅电极的电压而控制向所述有机发光二极管流动的电流；第四晶体管，与所述第一晶体管电连接，并包括：第四半导体层，包含氧化物半导体；第4-1栅电极，位于所述第四半导体层下方；以及第4-2栅电极，位于所述第四半导体层上方并具有岛形状(isolated shape)；初始化线，包括所述第4-2栅电极，并向第一方向延伸；以及第一连接布线，向所述第一方向延伸。
根据本实施例，可以是，所述第一连接布线不与所述第4-1栅电极以及所述第4-2栅电极重叠。
根据本实施例，可以是，所述第4-1栅电极和所述第4-2栅电极通过第一栅极接触孔电连接，所述第一栅极接触孔暴露所述第4-1栅电极的上面，并包括与所述第4-1栅电极的上面构成倾斜的内侧面，所述第4-2栅电极覆盖通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面和所述内侧面。
根据本实施例，可以是，通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面的直径小于所述第一栅极接触孔的所述第四半导体层的第四有源区域方向的末端和所述第四有源区域的所述第一栅极接触孔方向的末端之间的距离。
根据本实施例，可以是，所述第一栅极接触孔的平行于所述第4-1栅电极的上面的截面积向远离所述第4-1栅电极的上面的方向增大。
根据本实施例，可以是，所述第4-2栅电极具有从位于所述第一栅极接触孔内的部分延伸而位于覆盖所述第四半导体层的层上的部分。
根据本实施例，可以是，所述像素还具备：第二连接布线，向与所述第一方向交叉的第二方向延伸并与所述第一连接布线电连接。
前述之外的其它层面、特征、优点将从以下的具体实施方式、权利要求书以及附图变得明确。
(发明效果)
根据如上构成的本发明的一实施例，通过像素电路的结构改善，而能够实现改善了元件特性以及不良的像素以及具备其的显示装置。当然本发明的范围不受这样的效果的限定。
附图说明
图1是概略示出根据本发明的一实施例的显示装置的概念图。
图2是图1的显示装置所具备的任一个像素的等效电路图。
图3是概略示出图1的显示装置所具备的像素电路的平面图。
图4至图10是按层概略示出图3的像素电路的平面图。
图11是仅选取图3的一部分层示出的平面图。
图12是沿着图3的I-I'线截取的像素电路的截面图。
图13是沿着图3的II-II'线截取的像素电路的截面图。
(附图标记说明)
81：第一栅极接触孔 83：第二栅极接触孔
91：连接布线接触孔 100：基板
101：缓冲层 103：第一栅极绝缘膜
105：第二栅极绝缘膜 107：第三栅极绝缘膜
109：第四栅极绝缘膜 111：第一层间绝缘膜
113：第二层间绝缘膜
具体实施方式
本发明可以施加各种变换，可以具有各种实施例，将特定实施例例示于附图并在详细说明中进行详细说明。若参照与所附的附图一起详细后述的实施例，则本发明的效果及特征以及实现它们的方法将变得明确。但是，本发明不限于以下公开的实施例，可以实现为各种形式。
以下，将参照所附的附图详细地说明本发明的实施例，参照附图进行说明时，相同或对应的构成要件赋予相同的附图标记，将省略对此重复的说明。
在以下的实施例中，第一、第二等的用语不是限定的含义，以将一个构成要件与其它构成要件区别开的目的使用。
在以下的实施例中，除非在文脉上明确表示不同，否则单数的表述包括复数的表述。
在以下的实施例中，包括或具有等的用语意指存在说明书中记载的特征或构成要件，并不预先排除附加一个以上的其它特征或构成要件的可能性。
在以下的实施例中，当说到膜、区域、构成要件等的部分在其它部分之上或在其他部分上时，不仅包括直接在其他部分之上的情况，也包括其中间介入有其它膜、区域、构成要件等的情况。
在附图中，为了便于说明，可以扩大或缩小构成要件的尺寸。例如，由于为了便于说明在附图中出现的各结构的尺寸以及厚度任意示出，因此本发明不必限于图示。
在某实施例可以不同地实现的情况下，特定的工艺顺序也可以与说明的顺序不同地执行。例如，连续说明的两工艺也可以实质上同时执行，可以以与说明的顺序相反的顺序进行。
在本说明书中“A以及/或B”表示A、或者B、或者A和B的情况。另外，“A以及B中的至少一个”表示A、或者B、或者A和B的情况。
在以下的实施例中，当说到膜、区域、构成要件等连接时，包括膜、区域、构成要件直接连接的情况，或者/以及也包括在膜、区域、构成要件中间介入有其它膜、区域、构成要件而间接连接的情况。例如，在本说明书中，当说到膜、区域、构成要件等电连接时，表示膜、区域、构成要件等直接电连接的情况，以及/或者在其中间介入有其它膜、区域、构成要件等而间接电连接的情况。
在以下的实施例中，“向第一方向或者第二方向延伸“的含义不仅包括以直线形状延伸，而且也包括沿着第一方向或者第二方向以Z字或曲线延伸。
在以下的实施例中，第一构成要件“重叠”于第二构成要件意指第一构成要件位于第二构成要件之上或之下。
图1是概略示出根据本发明的一实施例的显示装置的概念图。
根据本实施例的有机发光显示装置也可以实现为智能电话、移动电话、导航装置、游戏机、电视(TV)、车载主控单元、笔记本计算机、膝上型计算机、平板(Tablet)计算机、个人媒体播放器(Personal Media Player；PMP)、个人数字助理(Personal DigitalAssistants；PDA)等的电子装置。另外，电子装置可以是柔性装置。
以下，作为根据本发明的一实施例的显示装置，以包括有机发光二极管的有机发光显示装置为例进行说明，但是不限于此。显示装置的发光二极管可以是包含无机物的无机发光二极管。无机发光二极管可以包括包含无机物半导体基底的材料的PN二极管。若向正方向将电压施加于PN二极管，则空穴和电子被注入，将通过该空穴和电子的复合产生的能量变换为光能，从而能够发出预定色相的光。前述的无机发光二极管可以具有几微米至几百微米的宽度，在一部分实施例中，无机发光二极管可以被指称为微型LED。
如图1所示，根据本实施例的显示装置可以具备：显示区域DA，包括像素PX；扫描驱动器SD；数据驱动器DD；和时序控制器TC，用于控制扫描驱动器SD和数据驱动器DD。
扫描驱动器SD根据时序控制器TC的控制，将扫描信号GW[1]～GW[n]、初始化信号GI[1]～GI[n]、补偿控制信号GC[1]～GC[n]以及发光控制信号EM[1]～EM[n]供应于向第一方向DR1延伸的扫描线。例如，扫描驱动器SD分别向扫描线、初始化线、补偿控制线以及发光控制线依次供应扫描信号GW[1]～GW[n]、初始化信号GI[1]～GI[n]、补偿控制信号GC[1]～GC[n]以及发光控制信号EM[1]～EM[n]。
数据驱动器DD根据时序控制器TC的控制，将数据信号D[1]～D[m]供应于向第二方向DR2延伸的数据线。数据驱动器DD将数据信号D[1]～D[m]供应为与扫描信号GW[1]～GW[n]同步，由此向通过扫描信号GW[1]～GW[n]选择的像素PX供应数据信号D[1]～D[m]。
时序控制器TC对应从外部供应的同步信号而控制扫描驱动器SD以及数据驱动器DD。
在显示区域DA内的像素PX供应有电源电压ELVDD以及电极电压ELVSS。接收电源电压ELVDD以及电极电压ELVSS的像素PX对应数据信号D[1]～D[m]而控制从驱动电压线经由有机发光二极管向电极电源线流动的电流量，从而生成对应数据信号D[1]～D[m]的亮度的光。电源电压ELVDD施加于驱动电压线，电极电压ELVSS施加于电极电源线。
在图1中示出了在显示区域DA内像素PX沿着第一方向DR1和第二方向DR2依次排列，但是本发明不限于此。例如，像素PX可以以条纹排列、五格排列、马赛克排列等各种形式配置。另外，在图1中显示区域DA在平面图上以矩形形状示出，但是不限于此。例如，显示区域DA可以具有三角形、五边形或六边形等的多边形形状，或者圆形、椭圆形或不规则形状等。
图2是图1的显示装置所具备的任一个像素的等效电路图。
参照图2，像素PX包括第一晶体管T1至第七晶体管T7、存储电容器Cst、有机发光二极管OLED、栅极初始化电压线VIL1、正极初始化电压线VIL2、驱动电压线PL以及信号线。信号线可以包括数据线DL、扫描线SL、初始化线IL、补偿控制线CL以及发光控制线EL。信号线中的任一个、栅极初始化电压线VIL1、正极初始化电压线VIL2以及/或驱动电压线PL可以在相邻的像素中共享。
驱动电压线PL可以将电源电压ELVDD传输于第一晶体管T1。栅极初始化电压线VIL1可以将初始化第一晶体管T1的第一初始化电压Vint1向像素PX传输。正极初始化电压线VIL2可以将初始化有机发光二极管OLED的第二初始化电压Vint2向像素PX传输。
在图2中示出了第一晶体管T1至第七晶体管T7中的第三晶体管T3以及第四晶体管T4实现为NMOS(n-沟道金属氧化物半导体场效应晶体管(MOSFET))，其余的实现为PMOS(p-沟道MOSFET)，但是不限于此。
第一晶体管T1可以是驱动晶体管。第一晶体管T1经由第五晶体管T5而与驱动电压线PL连接，并经由第六晶体管T6而与有机发光二极管OLED电连接。根据施加于第一栅电极的电压接收数据信号D[j]，并控制从与驱动电压线PL接通的节点经由有机发光二极管OLED而向电极电源线流动的驱动电流IOLED的量。
第二晶体管T2可以是开关晶体管。第二晶体管T2连接于扫描线SL以及数据线DL，并经由第五晶体管T5而与驱动电压线PL连接。共n个行中的第i行的第二晶体管T2根据通过扫描线SL接收的扫描信号GW[i]而导通，从而执行将向共m个列中的第j列的数据线DL传输的数据信号D[j]向与第一晶体管T1接通的节点传输的开关工作。在此，i是1以上、n以下的自然数，j是1以上、m以下的自然数。
第三晶体管T3可以是补偿控制晶体管。第三晶体管T3连接于补偿控制线CL，并经由第六晶体管T6而与有机发光二极管OLED连接。第三晶体管T3根据通过补偿控制线CL接收的补偿控制信号GC[i]而导通，从而使第一晶体管T1二极管连接。
第四晶体管T4可以是栅极初始化晶体管。第四晶体管T4连接于初始化线IL以及栅极初始化电压线VIL1，并根据通过初始化线IL接收的初始化信号GI(i)而导通，从而将来自栅极初始化电压线VIL1的第一初始化电压Vint1传输于第一晶体管T1的第一栅电极而使第一晶体管T1的第一栅电极的电压初始化。
第五晶体管T5可以是工作控制晶体管，第六晶体管T6可以是发光控制晶体管。第五晶体管T5以及第六晶体管T6连接于发光控制线EL，并根据通过发光控制线EL接收的发光控制信号EM[i]同时导通，从而形成电流路径，以使驱动电流IOLED能够从驱动电压线PL向有机发光二极管OLED的方向流动。
第七晶体管T7可以是正极初始化晶体管。第七晶体管T7连接于发光控制线EL以及正极初始化电压线VIL2，并根据通过发光控制线EL接收的发光控制信号EM[n]导通，从而将来自正极初始化电压线VIL2的第二初始化电压Vint2向有机发光二极管OLED传输而使有机发光二极管OLED初始化。可以省略第七晶体管T7。
存储电容器Cst包括下部电极CE1以及上部电极CE2。下部电极CE1连接于第一晶体管T1的第一栅电极，上部电极CE2连接于驱动电压线PL。此时，下部电极CE1可以与第一栅电极为一体。存储电容器Cst通过存储以及维持与驱动电压线PL以及第一晶体管T1的第一栅电极的两端电压的差对应的电压，可以维持施加于第一晶体管T1的第一栅电极的电压。
有机发光二极管OLED具有像素电极、对电极以及介于它们之间并包括发光层的中间层。在多个像素中，电极电压ELVSS施加于形成为一体的对电极。有机发光二极管OLED通过从第一晶体管T1接收驱动电流IOLED而发光，使得显示装置能够显示图像。作为参考，对电极向显示区域外侧延伸而连接于电极电源线，电极电压ELVSS施加于电极电源线。
图3是概略示出图1的显示装置所具备的像素电路的平面图。
在图3中示出了配置于相邻列的相同行的一对像素电路。作为参考，在图3中，为了方便省略了有机发光二极管OLED的图示。像素电路可以配置为沿着第一方向DR1和第二方向DR2构成矩阵，在图3中示出了配置于相邻列的相同行的一对像素电路PC1、PC2。
作为一实施例，如图3所示，配置于左侧的第一像素电路PC1和配置于右侧的第二像素电路PC2可以是左右对称结构。即，第一像素电路PC1和第二像素电路PC2可以相对于经过它们之间的假想轴AX对称(symmetric)。
第一像素电路PC1和第二像素电路PC2各自包括前述的第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1至第七晶体管T7各自包括半导体层、与半导体层的有源区域重叠的栅电极。另外，第一晶体管T1至第七晶体管T7的半导体层各自包括具有源极区域、与源极区域相邻而定位的有源区域和与有源区域相邻而定位的漏极区域的半导体层。
作为一实施例，第一晶体管T1至第七晶体管T7中的至少一个包括包含氧化物半导体的半导体层，其余的包括包含硅半导体的半导体层。例如，在对显示装置的亮度直接造成影响的第一晶体管T1的情况，具备包含具有高可靠性的多晶硅的半导体层，通过此能够实现高分辨率的显示装置。
另一方面，由于氧化物半导体具有高的载流子迁移率(high carrier mobility)以及低的漏电流，因此即使驱动时间长，电压下降也不大。即，在包含氧化物半导体的薄膜晶体管的情况下，即使在低频驱动时，随着电压下降的图像的色相变化也不大。像这样氧化物半导体的情况下，具有漏电流小的优点。例如，使得连接于第一晶体管T1的第一栅电极的第三晶体管T3以及第四晶体管T4中的至少一个包含氧化物半导体，从而能够在防止可能向第一晶体管T1的第一栅电极流动的漏电流的同时，减少消耗电力。
作为具体例，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7可以设置为包含硅半导体的晶体管，即，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7各自的半导体层通过形成为包括于包含多晶硅半导体的第一有源层AL1(参考图4)，配置于相同层，并包含相同物质。
另外，第三晶体管T3以及第四晶体管T4可以设置为包含氧化物半导体的晶体管。第三晶体管T3以及第四晶体管T4各自的半导体层通过形成为包括于包含氧化物半导体的第二有源层AL2(参考图7)，配置于相同层，并包含相同物质。
第一有源层AL1(参考图4)以及第二有源层AL2(参考图7)包括的半导体层可以彼此连接并弯曲为各种形状。例如，半导体层的一部分通过具有诸如“C”、“Ω(欧米茄)”、“S”、“M”、“W”等弯曲的形状，能够在狭窄的空间内形成长的沟道长度。通过此，晶体管的有源区域长长地形成，从而能够扩宽施加于栅电极的栅极电压的驱动范围(driving range)。由此，能够更精确地控制从有机发光二极管OLED发出的光的色阶，并能够提升显示品质。当然根据需要，半导体层的一部分也可以具有不是弯曲形状的直线形状。
第一晶体管T1包括第一半导体层以及第一栅电极G1。第一半导体层包括第一有源区域A1、第一有源区域A1两侧的第一源极区域S1以及第一漏极区域D1。第一栅电极G1形成为具有岛形状(isolated shape)，从而设置为将第一栅极绝缘膜103(参照图12)置于之间并与第一有源区域A1重叠。
存储电容器Cst可以与第一晶体管T1重叠而定位。存储电容器Cst包括下部电极CE1以及上部电极CE2。第一栅电极G1可以不仅执行作为第一晶体管T1的控制电极的功能，而且也执行作为存储电容器Cst的下部电极CE1的功能。即，第一栅电极G1和下部电极CE1可以形成为一体。存储电容器Cst的上部电极CE2设置为将第二栅极绝缘膜105(参照图12)置于之间并与下部电极CE1重叠。此时，第二栅极绝缘膜105可以起到存储电容器Cst的介电层的作用。
第二晶体管T2包括第二半导体层以及第二栅电极G2。第二半导体层包括第二有源区域A2、第二有源区域A2两侧的第二源极区域S2以及第二漏极区域D2。第二源极区域S2与数据线DL电连接，第二漏极区域D2与第一源极区域S1连接。第二栅电极G2可以与第二有源区域A2重叠，并设置为扫描线SL的一部分。
第五晶体管T5包括第五半导体层以及第五栅电极G5。第五半导体层包括第五有源区域A5、第五有源区域A5两侧的第五源极区域S5以及第五漏极区域D5。可以是，第五源极区域S5与驱动电压线PL电连接，第五漏极区域D5与第一源极区域S1连接。第五栅电极G5可以与第五有源区域A5重叠，并设置为发光控制线EL的一部分。
第六晶体管T6包括第六半导体层以及第六栅电极G6。第六半导体层包括第六有源区域A6、第六有源区域A6两侧的第六源极区域S6以及第六漏极区域D6。可以是，第六源极区域S6与第一漏极区域D1连接，第六漏极区域D6与有机发光二极管OLED的像素电极电连接。第六栅电极G6可以与第六有源区域A6重叠，并设置为发光控制线EL的一部分。
第七晶体管T7包括第七半导体层以及第七栅电极G7。第七半导体层包括第七有源区域A7、第七有源区域A7两侧的第七源极区域S7以及第七漏极区域D7。第七源极区域S7可以与正极初始化电压线VIL2电连接，第七漏极区域D7可以与第六漏极区域D6连接。第七栅电极G7可以与第七有源区域A7重叠，并设置为初始化线IL的一部分。
可以是，第二栅极绝缘膜105(参照图12)位于包含硅半导体的第一晶体管T1、第二晶体管T2、第五晶体管T5至第七晶体管T7上，第三晶体管T3以及第四晶体管T4位于第二栅极绝缘膜105上。
第三晶体管T3以及第四晶体管T4各自的半导体层配置于相同层，并包含相同物质。例如，第三晶体管T3以及第四晶体管T4各自的半导体层可以形成为包括于包含氧化物半导体的第二有源层AL2(参考图7)。
第三晶体管T3包括包含氧化物半导体的第三半导体层以及第三栅电极G3。第三半导体层包括第三有源区域A3以及第三有源区域A3两侧的第三源极区域S3以及第三漏极区域D3。第三源极区域S3可以通过桥电极与第一栅电极G1桥接。另外，第三源极区域S3可以与配置于相同层的第四漏极区域D4连接。第三漏极区域D3可以与第一晶体管T1的第一半导体层以及第六晶体管T6的第六半导体层电连接。另一方面，第三晶体管T3可以具有在第三半导体层的上方以及下方分别具备控制电极的双重栅极结构。具体地，第三栅电极G3可以包括：第3-1栅电极G3-1，位于覆盖第一栅极层GL1(参考图5)的层上，并设置为补偿控制线CL的一部分；以及第3-2栅电极G3-2，位于覆盖第二有源层AL2的层上，并设置为正极初始化电压线VIL2的一部分。
第四晶体管T4包括包含氧化物半导体的第四半导体层以及第四栅电极G4。第四半导体层包括第四有源区域A4、第四有源区域A4两侧的第四源极区域S4以及第四漏极区域D4。第四源极区域S4可以与栅极初始化电压线VIL1电连接，第四漏极区域D4可以通过桥电极与第一栅电极G1桥接。另一方面，第四晶体管T4可以具有在第四半导体层的上方以及下方分别具备控制电极的双重栅极结构。具体地，第四栅电极G4可以包括：第4-1栅电极G4-1，位于覆盖第一栅极层GL1的层上，并设置为初始化线IL一部分；以及第4-2栅电极G4-2，位于覆盖第二有源层AL2(参考图7)的层上，并具有岛形状(isolated shape)。
另一方面，第4-1栅电极G4-1以及第4-2栅电极G4-2可以通过形成于在第二栅极层GL2(参考图6)与第三栅极层GL3(参考图8)之间介入的层的第一栅极接触孔81而电连接。关于第一栅极接触孔81的详细说明参照图11至图13进行后述。
扫描线SL、初始化线IL、补偿控制线CL、发光控制线EL、栅极初始化电压线VIL1、正极初始化电压线VIL2以及第一连接布线BL1可以向第一方向DR1延伸，并在各行相互隔开配置。数据线DL、驱动电压线PL以及第二连接布线BL2可以向与第一方向DR1交叉的第二方向DR2延伸，并在各列相互隔开配置。
图4至图10是按层概略示出图3的像素电路的平面图。
如图4至图10依次所示，向从靠近于基板100(参照图12)的地方到远离基板100的方向，配置有图4的第一有源层AL1、图5的第一栅极层GL1、图6的第二栅极层GL2、图7的第二有源层AL2、图8的第三栅极层GL3、图9的第一源极漏极层SDL1以及图10的第二源极漏极层SDL2。
而且在这些层之间介入有绝缘膜。具体地，可以是，在图4的第一有源层AL1和图5的第一栅极层GL1之间介入有第一栅极绝缘膜103(参照图12)，在图5的第一栅极层GL1和图6的第二栅极层GL2之间介入有第二栅极绝缘膜105(参照图12)，在图6的第二栅极层GL2和图7的第二有源层AL2之间介入有第三栅极绝缘膜107(参照图12)，在图7的第二有源层AL2和图8的第三栅极层GL3之间介入有第四栅极绝缘膜109(参照图12)，在图8的第三栅极层GL3和图9的第一源极漏极层SDL1之间介入有第一层间绝缘膜111(参照图12)，在图9的第一源极漏极层SDL1和图10的第二源极漏极层SDL2之间介入有第二层间绝缘膜113(参照图12)。这样的绝缘膜可以包含氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽、氧化铪以及/或氧化锌。根据需要，各个绝缘膜可以具有单层结构或多层结构。当然，通过形成于这样的绝缘膜的接触孔，彼此不同层的构成要件可以相互电连接。
图4的第一有源层AL1包括第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7各自的半导体层。
作为一实施例，图4的第一有源层AL1可以是包含多晶硅半导体的半导体层。第一有源层AL1的源极区域以及漏极区域可以掺杂有杂质，杂质可以包括N型杂质或P型杂质。源极区域以及漏极区域可以分别相当于源电极以及漏电极。源极区域以及漏极区域可以根据晶体管的性质而彼此变更。以下，代替源电极或漏电极，使用源极区域以及漏极区域的用语。在图2的等效电路图中，示出了第一有源层AL1的特定部分掺杂有P型杂质而第一晶体管T1、第二晶体管T2、第五晶体管T5至第七晶体管T7实现为PMOS(p-沟道MOSFET)。当然，也可以是，第一有源层AL1的其他部分也掺杂有杂质，从而起到将晶体管以及/或电容器等相互电连接的布线作用，或者电容器电极等的作用。
图4的第一有源层AL1位于基板100上。基板100可以包含玻璃、金属或高分子树脂。如果基板100具有柔性或可弯曲特性，则基板100可以例如包含聚醚砜(polyethersulphone)、聚丙烯酸酯(polyacrylate)、聚醚酰亚胺(polyetherimide)、聚萘二甲酸乙二醇酯(polyethylene naphthalate)、聚对苯二甲酸乙二醇酯(polyethyleneterephthalate)、聚苯硫醚(polyphenylene sulfide)、聚芳酯(polyarylate)、聚酰亚胺(polyimide)、聚碳酸酯(polycarbonate)或乙酸丙酸纤维素(cellulose acetatepropionate)之类的高分子树脂。当然，基板100也可以具有包括各自包含这样的高分子树脂的两个层和介于这些层之间的包含(氧化硅、氮化硅、氮氧化硅等的)无机物的阻挡层的多层结构等，可以进行各种变形。
在基板100和第一有源层AL1之间可以介入有其他层。例如，在基板100和第一有源层AL1之间可以介入有包含氮化硅层、氧氮化硅层、氧化硅层、氧化钛层以及氧化铝层中的一个以上的缓冲层101(参照图12)。这样的缓冲层101可以起到提高基板100的上面的平滑性，或者防止或最小化来自基板100等的杂质渗透至第一有源层AL1等的作用。根据需要，缓冲层101可以具有单层结构或多层结构。在多层结构的情况下，一部分层也可以被称为阻挡层。
图5的第一栅极层GL1包括第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7各自的栅电极。另外，第一栅极层GL1包括向第一方向DR1延伸的扫描线SL以及发光控制线EL。此时，扫描线SL以及发光控制线EL在相邻的像素中形成为一体。另一方面，存储电容器Cst的下部电极CE1可以与第一晶体管T1的第一栅电极G1形成为一体。
具体地，图5的第一栅极层GL1包括岛形状(isolated shape)的第一栅电极G1、作为扫描线SL的一部分的第二栅电极G2以及第七栅电极G7、作为发光控制线EL的一部分的第五栅电极G5以及第六栅电极G6。
图6的第二栅极层GL2包括作为第三晶体管T3的下部栅电极的第3-1栅电极G3-1、作为第四晶体管T4的下部栅电极的第4-1栅电极G4-1以及存储电容器Cst的上部电极CE2。另外，第二栅极层GL2包括向第一方向DR1延伸的初始化线IL以及补偿控制线CL。此时，初始化线IL以及补偿控制线CL在相邻的像素中形成为一体。
具体地，图6的第二栅极层GL2包括作为补偿控制线CL的一部分的第3-1栅电极G3-1、作为初始化线IL的一部分的第4-1栅电极G4-1以及具有开口SOP的上部电极CE2。开口SOP可以通过去除上部电极CE2的一部分而形成，具有闭合形状(closed shape)。形成于第二栅极绝缘膜105至第四栅极绝缘膜109以及第一层间绝缘膜111而将第一栅电极G1电连接于位于上方的层的接触孔可以位于这样的开口SOP内。另一方面，上部电极CE2可以在相邻的像素中形成为一体，并为此可以具有桥部分。此时，桥部分意指从上部电极CE2向第一方向DR1凸出的部分。
图5的第一栅极层GL1、图6的第二栅极层GL2以及后述的图8的第三栅极层GL3各自可以包含铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)以及铜(Cu)等。当然，这些层各自可以具有单层结构或多层结构，在具有多层结构的情况下可以包含多种物质。例如，图5的第一栅极层GL1、图6的第二栅极层GL2以及图8的第三栅极层GL3各自可以具有钼层/铝层的两层结构，或者具有钼层/铝层/钼层的三层结构。
图7的第二有源层AL2包括第三晶体管T3的半导体层以及第四晶体管T4的半导体层。此时，第三晶体管T3的半导体层以及第四晶体管T4的半导体层可以经过相邻的像素而形成为一体。
作为一实施例，图7的第二有源层AL2可以是包含氧化物的半导体层。例如，第二有源层AL2可以包含Zn氧化物系的物质，例如Zn氧化物、In-Zn氧化物或Ga-In-Zn氧化物等。当然，可以进行各种变形，第二有源层AL2可以包含在ZnO中含有铟(In)和镓(Ga)、锡(Sn)之类的金属的IGZO(In-Ga-Zn-O)、ITZO(In-Sn-Zn-O)或IGTZO(In-Ga-Sn-Zn-O)之类的氧化物半导体。
图8的第三栅极层GL3包括作为第三晶体管T3的上部栅电极的第3-2栅电极G3-2、作为第四晶体管T4的上部栅电极的第4-2栅电极G4-2以及栅极初始化电压线VIL1。作为参考，图8所示的包括第一栅极接触孔81以及第二栅极接触孔83的接触孔可以形成于第一栅极绝缘膜103至第四栅极绝缘膜109中的至少一个，从而将图8所示的层电连接于位于其下方的层。
具体地，图8的第三栅极层GL3包括向第一方向DR1延伸的第3-2栅电极G3-2、岛形状(isolated shape)的第4-2栅电极G4-2以及向第一方向DR1延伸的栅极初始化电压线VIL1。
作为一实施例，第4-1栅电极G4-1以及第4-2栅电极G4-2可以与相邻的像素形成为一体。具体地，第一像素电路PC1的第4-1栅电极G4-1和第二像素电路PC2的第4-1栅电极G4-1可以为一体，并形成为岛形状(isolated shape)。另外，第一像素电路PC1的第4-2栅电极G4-2和第二像素电路PC2的第4-2栅电极G4-2可以为一体，并形成为向第一方向DR1延伸。
另一方面，如图8所示，第一栅极接触孔81形成于在图6的第二栅极层GL2和图8的第三栅极层GL3之间介入的层。第一栅极接触孔81将第4-1栅电极G4-1和第4-2栅电极G4-2电连接。通过此，在设计空间有限的情况下，可以使具有双重栅极结构的第四晶体管T4的栅电极中，仅作为下部栅电极的第4-1栅电极G4-1以布线形式形成，作为上部栅电极的第4-2栅电极G4-2以不是布线形式的岛形状(isolated shape)形成。即，通过包括于第三栅极层GL3的第4-2栅电极G4-2通过第一栅极接触孔81与包括于第一栅极层GL1的第4-1栅电极电连接，可以将布线形式的第4-1栅电极G4-1活用为控制信号移动路径。
作为设计空间有限的情况的具体例，在与第四晶体管T4相邻的区域添加向第一方向DR1延伸的第一连接布线BL1，从而存在将第四晶体管T4的栅电极G4-1、G4-2全部以布线形式形成的空间有限的情况。关于第一连接布线BL1的详细说明参照图9进行后述。
栅极初始化电压线VIL1可以通过形成于覆盖第二有源层AL2的层的第二栅极接触孔83而电连接于第二有源层AL2。具体地，第二栅极接触孔83可以形成于在第二有源层AL2和第三栅极层GL3之间介入的层，从而电连接于第三栅极层GL3包括的栅极初始化电压线VIL1和第二有源层AL2包括的第四晶体管T4的半导体层的第四源极区域S4。此时，第二栅极接触孔83可以不在每个像素中形成，而在相邻的像素中共享。例如，第二栅极接触孔83可以位于经过第一像素电路PC1以及第二像素电路PC2之间的假想轴AX上。另外，可以是，栅极初始化电压线VIL1经过第一像素电路PC1以及第二像素电路PC2而向第一方向DR1延伸，并形成为一体，第一像素电路PC1的第四源极区域S4以及第二像素电路PC2的第四源极区域S4也形成为一体。在这种情况下，栅极初始化电压线VIL1可以通过一个第二栅极接触孔83分别与第一像素电路PC1的第四源极区域S4以及第二像素电路PC2的第四源极区域S4电连接。
图9的第一源极漏极层SDL1包括向第一方向DR1延伸的第一连接布线BL1以及正极初始化电压线VIL2。作为参考，包括图9所示的连接布线接触孔91的接触孔形成于第一栅极绝缘膜103至第四栅极绝缘膜109以及/或第一层间绝缘膜111，从而将图9所示的层电连接于位于其下方的层。
第一连接布线BL1可以不与第4-1栅电极G4-1以及第4-2栅电极G4-2重叠。即，通过第一连接布线BL1不与第四晶体管T4的栅电极重叠并隔开定位，能够最小化第一连接布线BL1对第四晶体管T4造成的影响。如前所述，由此减小的设计空间能够通过将第4-2栅电极G4-2形成为岛形状(isolated shape)，并通过第一栅极接触孔81将布线形式的第4-1栅电极G4-1和第4-2栅电极G4-2电连接来改善。与此不同，第一连接布线BL1可以与即使与第一连接布线BL1重叠定位也不大受影响的构成要件重叠定位。例如，第一连接布线BL1可以与栅极初始化电压线VIL1重叠。
作为一实施例，第一连接布线BL1可以是为了减小无效空间(dead space)的面积而添加的布线。作为具体例，第一连接布线BL1可以是连接数据线DL和输入线(未示出)的布线。数据线DL从非显示区域延伸至显示区域DA内。另外，输入线可以用于输入要施加于数据线DL的数据信号，在非显示区域中相互隔开而定位。各个输入线对应连接于数据线DL。此时，数据线DL为了与输入线连接而围绕显示面板的边缘区域并密集，由此可以形成无效空间。为了减小这种无效空间的面积，可以使各个输入线不位于对应的数据线DL的附近，而相对地位于显示面板的中央。通过这样的结构，能够极大地减小在显示区域DA的外围附近部分中的无效空间的面积。
根据本实施例的第一连接布线BL1向第一方向DR1延伸，一端电连接于数据线DL，并经过相邻的数据线DL的上方而经由显示区域DA，以不接触于相邻的数据线DL，另一端通过连接布线接触孔91电连接于第二连接布线BL2。另外，第二连接布线BL2向与第一方向DR1交叉的第二方向DR2延伸，并在非显示区域中电连接于输入线。因此，数据线DL可以利用第一连接布线BL1以及第二连接布线BL2，使得通过经由显示区域DA的路径而与输入线连接。
图10的第二源极漏极层SDL2包括驱动电压线PL、数据线DL以及第二连接布线BL2。具体地，第二源极漏极层SDL2包括向与第一方向DR1交叉的第二方向DR2延伸的驱动电压线PL、数据线DL以及第二连接布线BL2。作为参考，图10所示的接触孔形成于第二层间绝缘膜，从而将图10所示的层电连接于位于其下方的层。
驱动电压线PL可以在相邻的像素中共享。例如，驱动电压线PL可以位于第一像素电路PC1以及第二像素电路PC2之间，并分别电连接于第一像素电路PC1以及第二像素电路PC2而供应电源电压ELVDD。此时，驱动电压线PL通过形成于在第一源极漏极层SDL1和第二源极漏极层SDL2之间介入的层的接触孔而与第一源极漏极层SDL1的一部分电连接，与驱动电压线PL连接的第一源极漏极层SDL1的一部分通过形成于在第一源极漏极层SDL1和第一有源层AL1之间介入的层的接触孔而电连接于第五晶体管T5的第五源极区域S5，由此最终驱动电压线PL和第五晶体管T5可以电连接。
数据线DL通过形成于在第一源极漏极层SDL1和第二源极漏极层SDL2之间介入的层的接触孔而与第一源极漏极层SDL1的一部分电连接，与数据线DL连接的第一源极漏极层SDL1的一部分通过形成于在第一源极漏极层SDL1和第一有源层AL1之间介入的层的接触孔而电连接于第二晶体管T2的第二源极区域S2，由此最终数据线DL和第二晶体管T2可以电连接。
第二连接布线BL2通过形成于在第一源极漏极层SDL1以及第二源极漏极层SDL2之间介入的层的连接布线接触孔91而与第一连接布线BL1电连接，并在非显示区域中与输入线电连接。
这样的图9的第一源极漏极层SDL1以及图10的第二源极漏极层SDL2各自可以包含铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)以及铜(Cu)等。当然，这些层各自可以具有单层结构或多层结构，在具有多层结构的情况下可以包含多种物质。例如，图9的第一源极漏极层SDL1以及图10的第二源极漏极层SDL2各自可以具有钛层/铝层的两层结构，或者具有钛层/铝层/钛层的三层结构。
另一方面，覆盖第二源极漏极层SDL2的平坦化膜(未示出)可以位于第二源极漏极层SDL2上。在平坦化膜可以形成有使位于平坦化膜上的有机发光二极管OLED的像素电极与第二源极漏极层SDL2电连接的接触孔(未示出)。平坦化膜可以包含丙烯酸、苯并环丁烯(Benzocyclobutene；BCB)、聚酰亚胺(polyimide)或六甲基二硅氧烷(Hexamethyldisiloxane；HMDSO)等的有机物。当然本发明不限于此，根据需要，平坦化膜也可以包含无机物，并也可以具有单层结构或具有多层结构。
以下，参照图11至图13，针对第一栅极接触孔81进行详细说明。
图11是仅选取图3的一部分层示出的平面图，图12是沿着图3的I-I'线截取的像素电路的截面图，图13是沿着图3的II-II'线截取的像素电路的截面图。具体地，图11是从图3的平面图选取图6的第二栅极层GL2以及图8的第三栅极层GL3，并省略了其外的层而示出的平面图。
如图11至图13所示，第一栅极接触孔81形成于在第4-1栅电极G4-1以及第4-2栅电极G4-2之间介入的层，从而暴露第4-1栅电极G4-1的上面的一部分。另外，第二栅极接触孔83包括与暴露的第4-1栅电极G4-1的上面构成倾斜的内侧面。第4-2栅电极G4-2形成于第4-1栅电极G4-1的上方，以覆盖通过第一栅极接触孔81暴露的第4-1栅电极G4-1的上面和第一栅极接触孔81的内侧面。第4-2栅电极G4-2可以在第4-1栅电极G4-1的暴露部分中接触而电连接于第4-1栅电极G4-1。因此，第4-2栅电极G4-2即使不以向第一方向DR1或第二方向DR2延伸的布线形式形成，而具有岛形状(isolated shape)，也能够利用布线形式的第4-1栅电极G4-1接收控制信号而执行控制电极作用。通过此，使得能够减小第4-2栅电极G4-2占据的空间，从而使得能够确保设计空间。
第一栅极接触孔81可以不在每个像素(或像素电路)中具备，而与相邻的像素(或像素电路)共享。例如，如图11所示，第一栅极接触孔81可以位于经过位于第一像素的第一像素电路PC1以及位于第二像素的第二像素电路PC2之间的假想轴AX上。即，第一栅极接触孔81位于岛形状(isolated shape)的第4-1栅电极G4-1的中心部，并起到将在作为彼此相邻的像素的第一像素电路PC1以及第二像素电路PC2中形成为一体的第4-1栅电极G4-1与第4-2栅电极G4-2电连接的作用。
作为一实施例，通过第一栅极接触孔81暴露的第4-1栅电极G4-1的上面的直径L1可以形成为小于第一栅极接触孔81的第四晶体管T4的第四有源区域A4方向的末端与第四晶体管T4的第四有源区域A4的第一栅极接触孔81方向的末端之间的距离L2。参照图11以及图12，第一栅极接触孔81定位为介入于第四晶体管T4的第四有源区域A4之间。此时，在第一栅极接触孔81与第四有源区域A4之间的间隔不充分的情况下，在显示装置的制造时或使用时可能发生第四晶体管T4的短路(short)现象或者发生由于电路电阻上升等的元件特性变化引起的不良。根据本实施例，通过第一栅极接触孔81的直径L1形成为小于从第一栅极接触孔81到第四有源区域A4的距离，具有能够改善元件特性并在事前防止在制造时或使用时可能发生的不良的效果。
例如，在第一栅极接触孔81的直径L1为2.6μm以下，第一栅极接触孔81的第四晶体管T4的第四有源区域A4方向的末端与第四晶体管T4的第四有源区域A4的第一栅极接触孔81方向的末端之间的距离L2为2.2μm以上的范围中，L1可以形成为大于L2。
作为另一实施例，第一栅极接触孔81的平行于第4-1栅电极G4-1的上面的截面积可以形成为向远离第4-1栅电极G4-1的方向增大。即，如图12以及图13所示，第一栅极接触孔81具有的内侧面可以形成为向外侧倾斜。由此，覆盖第一栅极接触孔81的内侧面的第4-2栅电极G4-2也定位为向第一栅极接触孔81的外侧倾斜。通过此，能够在事前防止由于在第4-2栅电极G4-2上形成绝缘膜时可能发生的不良(例如，化学气相沉积缝隙(CVD seam))在第四有源区域A4引入氢而使元件特性变化的问题。
另一方面，作为调节第一栅极接触孔81的内侧面倾斜的角度的方法的具体例，有变更光致抗蚀剂图案的轮廓或在蚀刻工艺中利用的蚀刻气体等的方法。例如，可以在蚀刻工艺中利用CF4/O2、CHF3/Ar系列的蚀刻气体而使得第一栅极接触孔81的内侧面具有向外侧的倾斜，但是不限于此。
作为又一实施例，第4-2栅电极G4-2可以包括：部分81-1，覆盖通过第一栅极接触孔81暴露的第4-1栅电极G4-1的上面；部分81-2，覆盖第一栅极接触孔81的内侧面；以及部分81-3，在位于第一栅极接触孔81内的部分中延伸而位于覆盖第二有源层AL2的层上。此时，第4-2栅电极G4-2的各部分81-1、81-2、81-3为一体。第4-2栅电极G4-2从覆盖第一栅极接触孔81的内侧面的部分81-2的末端不中断地延伸而具有位于覆盖第二有源层AL2的层上的部分81-3，由此在第4-2栅电极G4-2上形成绝缘膜时，能够以更优异的品质形成。例如，第4-2栅电极G4-2可以从覆盖第一栅极接触孔81的内侧面的部分81-2向第二方向DR2延伸，从而定位为重叠至第4-1栅电极G4-1的向第二方向DR2的末端。
到目前为止，仅针对像素以及具备此的显示装置主要进行了说明，但是本发明不限于此。例如，用于制造这样的像素以及具备此的显示装置的显示装置制造方法也属于本发明的范围。
尽管本发明以附图所示的实施例作为参考进行了说明，但是这仅是示例性的，在该技术领域中具有通常的知识的人将理解由此各种变形以及等同的其它实施例是可能的。因此，本发明的真正的技术保护范围将应该通过随附的权利要求书的技术思想来确定。

Claims (20)

1.一种显示装置，其中，具备：
基板，包括像素电路定位的显示区域；
第一有源层，位于所述基板上，并包括第一源极区域、相邻于所述第一源极区域而定位的第一有源区域和相邻于所述第一有源区域而定位的第一漏极区域；
第一栅极层，位于覆盖所述第一有源层的层上，并包括与所述第一有源区域重叠的第一栅电极；
第二栅极层，位于覆盖所述第一栅极层的层上，并向第一方向延伸且包括具有第4-1栅电极的初始化线；
第二有源层，位于覆盖所述第二栅极层的层上，并包括与所述第4-1栅电极重叠的第四有源区域；
第三栅极层，位于覆盖所述第二有源层的层上，并包括与所述第四有源区域重叠且具有岛形状的第4-2栅电极；以及
第一源极漏极层，位于覆盖所述第三栅极层的层上，并包括向所述第一方向延伸的第一连接布线。
2.根据权利要求1所述的显示装置，其中，
所述第一连接布线不与所述第4-1栅电极以及所述第4-2栅电极重叠。
3.根据权利要求1所述的显示装置，其中，
所述第4-1栅电极和所述第4-2栅电极通过形成于在所述第二栅极层和所述第三栅极层之间介入的层的第一栅极接触孔电连接。
4.根据权利要求3所述的显示装置，其中，
所述第一栅极接触孔暴露所述第4-1栅电极的上面，并包括与所述第4-1栅电极的上面构成倾斜的内侧面，
所述第4-2栅电极覆盖通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面和所述内侧面。
5.根据权利要求4所述的显示装置，其中，
通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面的直径小于所述第一栅极接触孔的所述第四有源区域方向的末端和所述第四有源区域的所述第一栅极接触孔方向的末端之间的距离。
6.根据权利要求4所述的显示装置，其中，
所述第一栅极接触孔的平行于所述第4-1栅电极的上面的截面积向远离所述第4-1栅电极的方向增大。
7.根据权利要求4所述的显示装置，其中，
所述第4-2栅电极具有从位于所述第一栅极接触孔内的部分延伸而位于覆盖所述第二有源层的层上的部分。
8.根据权利要求4所述的显示装置，其中，
所述像素电路包括第一像素电路以及第二像素电路，
所述第一像素电路以及所述第二像素电路相对于经过所述第一像素电路以及所述第二像素电路之间的假想轴对称。
9.根据权利要求8所述的显示装置，其中，
所述第一像素电路的第4-1栅电极和所述第二像素电路的第4-1栅电极为一体，
所述第一像素电路的第4-2栅电极和所述第二像素电路的第4-2栅电极为一体，
所述第一栅极接触孔位于所述假想轴上。
10.根据权利要求1所述的显示装置，其中，
所述第三栅极层还包括向所述第一方向延伸的栅极初始化电压线，
所述第一连接布线与所述栅极初始化电压线重叠。
11.根据权利要求10所述的显示装置，其中，
所述栅极初始化电压线通过形成于覆盖所述第二有源层的层的第二栅极接触孔电连接于第二有源层。
12.根据权利要求1所述的显示装置，其中，
所述显示装置还具备：第二源极漏极层，位于覆盖所述第一源极漏极层的层上，并包括向与所述第一方向交叉的第二方向延伸并与所述第一连接布线电连接的第二连接布线。
13.根据权利要求1所述的显示装置，其中，
所述第一有源层包含硅半导体，所述第二有源层包含氧化物半导体。
14.一种像素，其中，具备：
有机发光二极管；
第一晶体管，包括包含硅半导体的第一半导体层以及第一栅电极，对应于施加于所述第一栅电极的电压而控制向所述有机发光二极管流动的电流；
第四晶体管，与所述第一晶体管电连接，并包括：第四半导体层，包含氧化物半导体；第4-1栅电极，位于所述第四半导体层下方；以及第4-2栅电极，位于所述第四半导体层上方并具有岛形状；
初始化线，包括所述第4-2栅电极，并向第一方向延伸；以及
第一连接布线，向所述第一方向延伸。
15.根据权利要求14所述的像素，其中，
所述第一连接布线不与所述第4-1栅电极以及所述第4-2栅电极重叠。
16.根据权利要求14所述的像素，其中，
所述第4-1栅电极和所述第4-2栅电极通过第一栅极接触孔电连接，
所述第一栅极接触孔暴露所述第4-1栅电极的上面，并包括与所述第4-1栅电极的上面构成倾斜的内侧面，
所述第4-2栅电极覆盖通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面和所述内侧面。
17.根据权利要求16所述的像素，其中，
通过所述第一栅极接触孔暴露的所述第4-1栅电极的上面的直径小于所述第一栅极接触孔的所述第四半导体层的第四有源区域方向的末端和所述第四有源区域的所述第一栅极接触孔方向的末端之间的距离。
18.根据权利要求16所述的像素，其中，
所述第一栅极接触孔的平行于所述第4-1栅电极的上面的截面积向远离所述第4-1栅电极的上面的方向增大。
19.根据权利要求16所述的像素，其中，
所述第4-2栅电极具有从位于所述第一栅极接触孔内的部分延伸而位于覆盖所述第四半导体层的层上的部分。
20.根据权利要求14所述的像素，其中，
所述像素还具备：第二连接布线，向与所述第一方向交叉的第二方向延伸并与所述第一连接布线电连接。
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