CN113889164A - 输入接收器 - Google Patents

Abstract

本发明提供一种输入接收器，包括第一电流源电路、第二电流源电路、第一轨对轨放大器电路、第一反相器电路以及第二反相器电路。第一电流源电路根据第一偏压信号调整通过第一节点的操作电流。第二电流源电路根据第二偏压信号调整通过第二节点的接地电流。第一轨对轨放大器电路与第一反相器电路并接于第一节点与第二节点之间。第一轨对轨放大器电路接收输入信号，并将输入信号与参考电压进行比较，据以输出放大信号。第二反相器电路耦接于操作电压与接地电压之间。第二反相器电路根据第一反相器电路所输出的反相信号产生输出信号。

Description

输入接收器

技术领域

本发明涉及一种输入接收器，尤其涉及一种采用多级反相器电路结构的输入接收器。

背景技术

随着科技的发展，消费型的电子装置逐渐被普及，半导体装置已成为电子装置中重要的组件。在动态随机存取内存(Dynamic Random Access Memory，DRAM)等半导体装置中具备接收来自外部的输入信号的输入接收器。作为输入接收器，一般使用将输入信号与参考电压进行比较，并根据其电压差而生成放大信号的差动型的放大器电路。

近年来，除了DRAM的功耗日益降低之外，DRAM的访问速度也不断提升。在现有的传统设计中，可以通过配置在输入接收器的输出级的分路电阻(shunt resistance)来使输入接收器在高速的环境下也能正确地动作。然而，由于漏电流影响，使用分路电阻会造成额外的功耗，从而降低DRAM整体的效能。

发明内容

本发明提供一种输入接收器，可利用与放大器电路并联于相同节点之间的反相器电路结构来代替传统设计中的分路电阻。

本发明的输入接收器包括第一电流源电路、第二电流源电路、第一轨对轨放大器电路、第一反相器电路以及第二反相器电路。第一电流源电路耦接于操作电压与第一节点之间，根据第一偏压信号调整通过第一节点的操作电流。第二电流源电路耦接于第二节点与接地电压之间，根据第二偏压信号调整通过第二节点的接地电流。第一轨对轨放大器电路耦接于第一节点与第二节点之间。第一轨对轨放大器电路接收输入信号，并将输入信号与参考电压进行比较，据以输出放大信号。第一反相器电路与第一轨对轨放大器电路并接于第一节点与第二节点之间。第一反相器电路被配置为接收放大信号，且提供反相信号。第二反相器电路耦接于操作电压与接地电压之间。第二反相器电路被配置为根据反相信号产生输出信号。

基于上述，在本发明的输入接收器中，反相器电路与轨对轨放大器电路并接于两个节点之间。由于反相器电路可用以操作在与轨对轨放大器电路所输出的放大信号相同的电压摆幅，输入接收器在高速的环境下也能正确地动作，并且同时兼顾操作速度与功耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的输入接收器的方块示意图；

图2示出图1实施例的输入接收器的电路示意图；

图3A至图3E示出本发明一实施例的输入接收器的信号波形示意图；

图4示出本发明一实施例的偏压信号产生器的电路示意图；

图5示出本发明另一实施例的输入接收器的电路示意图。

附图标记说明

100、300：输入接收器

110、310：第一电流源电路

120、320：第二电流源电路

130、330：第一轨对轨放大器电路

132：第一差动放大器电路

134：第二差动放大器电路

140、340：第一反相器电路

150、360：第二反相器电路

200：偏压信号产生器

210：第三电流源电路

220：第四电流源电路

230：第二轨对轨放大器电路

232：第三差动放大器电路

234：第四差动放大器电路

240：第三反相器电路

250：运算放大器电路

350：第四反相器电路

CMP：比较信号

IDD：操作电流

IN：输入信号

INT：中间信号

IS：电流源

ISS：接地电流

N1～N12：第一～第十二N型场效晶体管

ND1：第一节点

ND2：第二节点

ND3：第三节点

ND4：第四节点

NE1、NE2：致能晶体管

NS1～NS2、PS1～PS3：晶体管

nbias：第二偏压信号

OUT：输出信号

P1～P12：第一～第十二P型场效晶体管

pbias：第一偏压信号

Rcv_n：放大信号

Rcv_t：反相信号

sn、sp：电压电平

VDD：操作电压

VREF：参考电压

VSS：接地电压

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1示出本发明一实施例的输入接收器的方块示意图，而图2示出图1实施例的输入接收器的电路示意图。请同时参照图1与图2，输入接收器100适用于DRAM及静态随机存取内存(Static Random Access Memory，SRAM)等易失性内存组件、亦适用于闪存、相变化内存、电阻式内存等非易失性内存组件或其他需要对输入信号的逻辑电平进行判读的电路组件。在本实施例中，输入接收器100包括第一电流源电路110、第二电流源电路120、第一轨对轨放大器电路130、第一反相器电路140以及第二反相器电路150。

第一电流源电路110耦接于操作电压VDD与第一节点ND1之间。第一电流源电路110可根据第一偏压信号pbias调整通过第一节点ND1的操作电流IDD。如图2所示，第一电流源电路110包括由晶体管PS1所构成的电流源，其根据第一偏压信号pbias提供操作电流IDD。

第二电流源电路120耦接于第二节点ND2与接地电压VSS之间。第二电流源电路120可根据第二偏压信号nbias调整通过第二节点ND2的接地电流ISS。如图2所示，第二电流源电路120包括由晶体管NS1所构成的电流源以及致能晶体管NE1。晶体管NS1根据第二偏压信号nbias而提供接地电流ISS。致能晶体管NE1在第二节点ND2与接地电压VSS之间的电路路径上与晶体管NS1串接，并且根据致能信号En导通或断开。致能信号En表示输入接收器100是否被致能。举例来说，当致能信号En为低逻辑电平时，致能晶体管NE1断开，输入接收器100无法运作。当致能信号En为高逻辑电平时，致能晶体管NE1导通，输入接收器100即可进行运作。在本实施例中，致能晶体管NE1耦接于晶体管NS1与接地电压VSS之间，而在另一实施例中，致能晶体管NE1亦可耦接于第二节点ND2与晶体管NS1之间，本发明并不依此为限。

第一轨对轨(Rail-to-Rail)放大器电路130耦接于第一节点ND1与第二节点ND2之间。第一轨对轨放大器电路130用以接收输入信号IN，并将输入信号IN与参考电压VREF进行比较，据以输出放大信号Rcv_n。

第一轨对轨放大器电路130包括第一差动放大器电路132及第二差动放大器电路134。如图2所示，第一差动放大器电路132及第二差动放大器电路134为互补电路组态，也就是说，P型场效晶体管与N型场效晶体管的配置方式彼此相反。

更详细来说，第一差动放大器电路132包括第一P型场效晶体管P1、第二P型场效晶体管P2、第一N型场效晶体管N1以及第二N型场效晶体管N2。第一P型场效晶体管P1与第二P型场效晶体管的第一端共通地耦接至第一节点ND1。第一P型场效晶体管P1的控制端接收输入信号IN。第二P型场效晶体管P2的控制端接收参考电压VREF。第一N型场效晶体管N1的第一端耦接第一P型场效晶体管P1的第二端。第二N型场效晶体管N2的第一端耦接第二P型场效晶体管P2的第二端。第二N型场效晶体管N2与第一N型场效晶体管N1的第二端共通地耦接至第二节点ND2。第一N型场效晶体管N1与第二N型场效晶体管N2的控制端共通地耦接至第二N型场效晶体管N2的第一端。其中，操作电压VDD例如为1.5伏特，参考电压VREF例如为操作电压VDD的二分之一。

第二差动放大器电路134包括第三P型场效晶体管P3、第四P型场效晶体管P4、第三N型场效晶体管N3以及第四N型场效晶体管N4。第三P型场效晶体管P3与第四P型场效晶体管P4的第一端共通地耦接至第一节点ND1。第三P型场效晶体管P3与第四P型场效晶体管P4的控制端共通地耦接至第三P型场效晶体管P3的第二端。第三P型场效晶体管P3的第二端耦接至第二N型场效晶体管N2的第一端。第四P型场效晶体管P4的第二端耦接第一N型场效晶体管N1的第一端。第三N型场效晶体管N3的第一端耦接第三P型场效晶体管P3的第二端。第三N型场效晶体管N3与第四N型场效晶体管N4的第二端共通地耦接至第二节点ND2。第三N型场效晶体管N3的控制端接收参考电压VREF。第四N型场效晶体管的第一端耦接第四P型场效晶体管P4的第二端，并且在第四N型场效晶体管的第一端上可提供放大信号Rcv_n。第四N型场效晶体管N4的控制端接收输入信号IN。

第一轨对轨放大器电路130可利用参考电压VREF作为基准来检测出输入信号IN为高逻辑电平还是低逻辑电平。当输入信号IN的电压增加时，第一P型场效晶体管P1的导通电阻变大，第四N型场效晶体管N4的导通电阻变小，从而可拉低在第四N型场效晶体管N4的第一端上所提供的放大信号Rcv_n的电压。

另一方面，当参考电压VREF的电压增加时，第二P型场效晶体管P2的导通电阻变大，第三N型场效晶体管N3的导通电阻变小，从而使第一N型场效晶体管N1的控制端的电压变小、第四P型场效晶体管P4的控制端的电压变小。如此一来，可拉高在第四N型场效晶体管N4的第一端上所提供的放大信号Rcv_n的电压。基于上述操作原理，当输入信号IN大于参考电压VREF时，放大信号Rcv_n的电压会被拉低，以输出作为低逻辑电平的放大信号Rcv_n。当输入信号IN小于参考电压VREF时，放大信号Rcv_n的电压会被拉高，以输出作为高逻辑电平的放大信号Rcv_n。

第一反相器电路140例如为CMOS反相器，与第一轨对轨放大器电路130并接于第一节点ND1与第二节点ND2之间。第一反相器电路140的输入端接收放大信号Rcv_n。第一反相器电路140的输出端提供反相信号Rcv_t。

第二反相器电路150也是例如为CMOS反相器。与第一反相器电路140不同的是，第二反相器电路150耦接于操作电压VDD与接地电压VSS之间。于本实施例中，第二反相器电路150接收反相信号Rcv_t，据以产生并输出输出信号OUT。输出信号OUT的电压摆幅范围等于操作电压VDD。

在本发明的输入接收器100中，放大信号Rcv_n以及反相信号Rcv_t的电压摆幅范围取决于第一节点ND1的电压电平sp以及第二节点ND2的电压电平sn(显示于图3A至图3E中)。第一轨对轨放大器电路130可根据输入信号IN产生与输入信号IN相位相反而将电压摆幅范围放大至电压电平sp与电压电平sn之间的放大信号Rcv_n。第一反相器电路140可根据放大信号Rcv_n产生与输入信号IN相位相同而将电压摆幅范围维持在电压电平sp与电压电平sn之间的反相信号Rcv_t。

图3A至图3E示出本发明一实施例的输入接收器的信号波形示意图。请同时参照图2及图3A至图3E，在本实施例中，如图3A所示，输入信号IN的占空比(duty ratio)为50％，电压电平sp与电压电平sn的平均值维持在操作电压VDD的二分之一(等同于参考电压VREF)。在理想的情况下，如图3B至图3C所示，放大信号Rcv_n及反相信号Rcv_t的占空比皆与输入信号IN的占空比相同。举例来说，操作电压VDD为1.5伏特，接地电压VSS为0伏特，电压电平sp为1.0伏特，电压电平sn为0.5伏特，但本发明并不以此为限。

实际上，放大信号Rcv_n的电平上升时间与电平下降时间会取决于制程变异而不同。举例来说，当制作出来的P型场效晶体管的临界电压较高，且N型场效晶体管的临界电压较低时，如图3D所示，第一轨对轨放大器电路130所提供的放大信号Rcv_n的上升斜率变小，且下降斜率变大，从而导致放大信号Rcv_n的占空比会小于50％，产生占空比不均(dutybroken)的情况。

于本实施例中，由于第一反相器电路140与第一轨对轨放大器电路130的制程条件相同，因此第一反相器电路140所提供的反相信号Rcv_t的斜率也会随着放大信号Rcv_n变化。如图3E所示，反相信号Rcv_t的下降斜率变大，反相信号Rcv_t的上升斜率变小，从而可以补偿放大信号Rcv_n的占空比减少的部分。如此一来，反相信号Rcv_t的占空比又可以恢复成与输入信号IN的占空比相同的50％。

之后，第二反相器电路150可根据反相信号Rcv_t产生与输入信号IN相位相反而将电压摆幅范围放大至操作电压VDD与接地电压VSS之间的输出信号OUT。基于上述，本发明实施例的输入接收器100可采用与第一轨对轨放大器电路130并联于第一节点ND1与第二节点ND2之间的第一反相器电路140来代替传统设计中的分路电阻，藉此对放大信号Rcv_n的占空比不均进行补偿，从而在高速的环境下也能正确地动作。

在本发明的输入接收器100中，可以还包括偏压信号产生器。偏压信号产生器用以产生第一偏压信号pbias以及第二偏压信号nbias。通过适当地配置第一偏压信号pbias以及第二偏压信号nbias，可将电压电平sp与电压电平sn的平均值维持在等于参考电压VREF。

举例来说，图4示出本发明一实施例的偏压信号产生器的电路示意图。在图4中，偏压信号产生器200包括第三电流源电路210、第四电流源电路220、第二轨对轨放大器电路230、第三反相器电路240以及运算放大器电路250。

第三电流源电路210耦接于操作电压VDD与第三节点ND3之间。如图4所示，第三电流源电路210包括晶体管PS2、晶体管PS3及电流源IS，以通过由晶体管PS2、PS3所构成的电流镜提供电流至第三节点ND3。第三电流源电路210可根据电流源IS所产生的电流提供第一偏压信号pbias。

第四电流源电路220耦接于第四节点ND4与接地电压VSS之间。第四电流源电路220可根据第二偏压信号nbias调整通过第四节点ND4的电流。如图4所示，第四电流源电路220包括由晶体管NS2所构成的电流源以及致能晶体管NE2。晶体管NS2根据第二偏压信号nbias而提供通过第四节点ND4的电流。致能晶体管NE2在第四节点ND4与接地电压VSS之间的电路路径上与晶体管NS2串接，并且根据致能信号En导通或断开。致能信号En表示偏压信号产生器200是否被致能。举例来说，当致能信号En为低逻辑电平时，致能晶体管NE2断开，偏压信号产生器200无法运作。当致能信号En为高逻辑电平时，致能晶体管NE2导通，偏压信号产生器200即可进行运作。在本实施例中，致能晶体管NE2耦接于晶体管NS2与接地电压VSS之间，而在另一实施例中，致能晶体管NE2亦可耦接于第四节点ND4与晶体管NS2之间，本发明并不依此为限。

第二轨对轨放大器电路230耦接于第三节点ND3与第四节点ND4之间。第二轨对轨放大器电路230包括第三差动放大器电路232及第四差动放大器电路234。如图4所示，第三差动放大器电路232及第四差动放大器电路234为互补电路组态。

更详细来说，第三差动放大器电路232包括第五P型场效晶体管P5、第六P型场效晶体管P6、第五N型场效晶体管N5以及第六N型场效晶体管N6。第三差动放大器电路232与第一差动放大器电路132几乎相同，差别在于第三差动放大器电路232的第五P型场效晶体管P5的控制端接收参考电压VREF。

第四差动放大器电路234包括第七P型场效晶体管P7、第八P型场效晶体管P8、第七N型场效晶体管N7以及第八N型场效晶体管N8。第四差动放大器电路234与第二差动放大器电路134几乎相同，差别在于第四差动放大器电路234的第八N型场效晶体管N8的控制端接收参考电压VREF，并且第八N型场效晶体管N8的第一端提供比较信号CMP给运算放大器电路250及第五P型场效晶体管P5与第六P型场效晶体管P6之间的节点。基于上述电路的配置，第二轨对轨放大器电路230可根据参考电压VREF输出比较信号CMP至运算放大器电路250。

第三反相器电路240例如为CMOS反相器，与第二轨对轨放大器电路230并接于第三节点ND3与第四节点ND4之间。第三反相器电路240的输入端也接收参考电压VREF。

运算放大器电路250的非反相输入端接收参考电压VREF。运算放大器电路250的反相输入端接收比较信号CMP。运算放大器电路250的输出端输出第二偏压信号nbias至第四电流源电路220。基于上述电路的配置，偏压信号产生器200可产生适当的第一偏压信号pbias以及第二偏压信号nbias，以将电压电平sp与电压电平sn的平均值维持在参考电压VREF。

图5示出本发明另一实施例的输入接收器的电路示意图。在本实施例中，输入接收器300包括第一电流源电路310、第二电流源电路320、第一轨对轨放大器电路330以及第一反相器电路340。上述组件的功能系与前述实施例中对应组件的功能相同或相似，故其详细内容在此不再赘述。

与上述实施例不同的是，在本实施例中，输入接收器300在第二反相器电路360与第一反相器电路340之间还包括第四反相器电路350，且以第二反相器电路360取代第二反相器电路150。如图5所示，第四反相器电路350包括第九P型场效晶体管P9、第十P型场效晶体管P10、第九N型场效晶体管N9以及第十N型场效晶体管N10。第九P型场效晶体管P9的第一端接收操作电压VDD。第九P型场效晶体管P9的控制端接收接地电压VSS。第十P型场效晶体管P10的第一端耦接第九P型场效晶体管P9的第二端。第十P型场效晶体管P10的第二端提供中间信号INT。第十P型场效晶体管控制端接收反相信号Rcv_t。第九N型场效晶体管N9的第一端耦接第十P型场效晶体管P10的第二端。第九N型场效晶体管N9的控制端接收反相信号Rcv_t。第十N型场效晶体管N10的第一端耦接第九N型场效晶体管N9第二端。第十N型场效晶体管N10的第二端耦接至接地电压VSS。第十N型场效晶体管N10的控制端接收操作电压VDD。

如图5所示，第二反相器电路360包括第十一P型场效晶体管P11、第十二P型场效晶体管P12、第十一N型场效晶体管N11以及第十二N型场效晶体管N12。第十一P型场效晶体管P11的第一端接收操作电压VDD。第十一P型场效晶体管P11的控制端耦接第二节点ND2。第十二P型场效晶体管P12的第一端耦接第十一P型场效晶体管P11的第二端。第十二P型场效晶体管P12的第二端提供输出信号OUT。第十二P型场效晶体管的控制端接收中间信号INT。第十一N型场效晶体管N11的第一端耦接第十二P型场效晶体管N12的第二端。第十一N型场效晶体管N11的控制端接收中间信号INT。第十二N型场效晶体管N12的第一端耦接第十一N型场效晶体管N11的第二端。第十二N型场效晶体管N12的第二端耦接至接地电压VSS。第十二N型场效晶体管N12的控制端耦接第一节点ND1。基于上述，本发明实施例的输入接收器300新增了第四反相器电路350。如此一来，反相器电路结构又增加了一级，藉此获得更好的性能。此外，用以提供输出信号OUT的第二反相器电路360更受控于第二节点ND2以及第一节点ND1的电压，可降低其电压摆幅。

综上所述，在本发明的输入接收器中，反相器电路与轨对轨放大器电路并接于两个节点之间。反相器电路可用以对轨对轨放大器电路所输出的放大信号进行补偿，以使反相器电路所输出反相信号的占空比可以恢复成与输入至轨对轨放大器电路的信号的占空比相同。藉此，可使输入接收器在高速的环境下也能正确地动作，并且同时兼顾操作速度与功耗。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种输入接收器，包括：

第一电流源电路，耦接于操作电压与第一节点之间，被配置为根据第一偏压信号调整通过所述第一节点的操作电流；

第二电流源电路，耦接于第二节点与接地电压之间，被配置为根据第二偏压信号调整通过所述第二节点的接地电流；

第一轨对轨放大器电路，耦接于所述第一节点与所述第二节点之间，被配置为接收输入信号，并将所述输入信号与参考电压进行比较，据以输出放大信号；

第一反相器电路，与所述第一轨对轨放大器电路并接于所述第一节点与所述第二节点之间，被配置为接收所述放大信号，且提供反相信号；以及

第二反相器电路，耦接于所述操作电压与所述接地电压之间，被配置为根据所述反相信号产生输出信号。

2.根据权利要求1所述的输入接收器，所述第二电流源电路包括：

电流源，被配置为根据所述第二偏压信号调整所述接地电流；以及

致能晶体管，在所述第二节点与所述接地电压之间的电路路径上与所述电流源串接，且被配置为根据致能信号导通或断开。

3.根据权利要求1所述的输入接收器，其中所述第一轨对轨放大器电路包括第一差动放大器电路及第二差动放大器电路，所述第一差动放大器电路及所述第二差动放大器电路为互补电路组态。

4.根据权利要求3所述的输入接收器，其中所述第一差动放大器电路包括：

第一P型场效晶体管，其第一端耦接所述第一节点，所述第一P型场效晶体管的控制端接收所述输入信号；

第二P型场效晶体管，其第一端耦接所述第一节点，所述第一P型场效晶体管的控制端接收所述参考电压；

第一N型场效晶体管，其第一端耦接所述第一P型场效晶体管的第二端，所述第一N型场效晶体管的第二端耦接所述第二节点；以及

第二N型场效晶体管，其第一端耦接所述第二P型场效晶体管的第二端，所述第二N型场效晶体管的第二端耦接所述第二节点，所述第二N型场效晶体管的控制端耦接所述第二N型场效晶体管的第一端及所述第一N型场效晶体管的控制端，

其中所述第二差动放大器电路包括：

第三P型场效晶体管，其第一端耦接所述第一节点，所述第三P型场效晶体管的第二端耦接所述第三P型场效晶体管的控制端及所述第二N型场效晶体管的第一端；

第四P型场效晶体管，其第一端耦接所述第一节点，所述第四P型场效晶体管的第二端耦接所述第一N型场效晶体管的第一端，所述第四P型场效晶体管的控制端耦接所述第三P型场效晶体管的控制端；

第三N型场效晶体管，其第一端耦接所述第三P型场效晶体管的第二端，所述第三N型场效晶体管的第二端耦接所述第二节点，所述第三N型场效晶体管的控制端接收所述参考电压；以及

第四N型场效晶体管，其第一端耦接所述第四P型场效晶体管的第二端，并且提供所述放大信号，所述第四N型场效晶体管的第二端耦接所述第二节点，所述第四N型场效晶体管的控制端接收所述输入信号。

5.根据权利要求1所述的输入接收器，还包括偏压信号产生器，所述偏压信号产生器包括：

第三电流源电路，耦接于所述操作电压与第三节点之间，所述第三电流源电路包括第一电流源，并被配置为根据所述第一电流源提供所述第一偏压信号以及通过所述第三节点的电流；

第四电流源电路，耦接于第四节点与所述接地电压之间，被配置为根据所述第二偏压信号调整通过所述第四节点的电流；

第二轨对轨放大器电路，耦接于所述第三节点与所述第四节点之间，被配置为根据所述参考电压输出比较信号；

第三反相器电路，与所述第二轨对轨放大器电路并接于所述第三节点与所述第四节点之间，被配置为接收所述参考电压；

运算放大器电路，被配置为接收所述参考电压与所述比较信号，并输出所述第二偏压信号。

6.根据权利要求5所述的输入接收器，其中所述第四电流源电路包括：

第二电流源，被配置为根据所述第二偏压信号调整通过所述第四节点的电流；以及

致能晶体管，在所述第四节点与所述接地电压之间的电路路径上与所述第二电流源串接，且被配置为根据致能信号导通或断开。

7.根据权利要求5所述的输入接收器，其中所述第二轨对轨放大器电路包括第三差动放大器电路及第四差动放大器电路，所述第三差动放大器电路及所述第四差动放大器电路为互补电路组态。

8.根据权利要求7所述的输入接收器，其中所述第三差动放大器电路包括：

第五P型场效晶体管，其第一端耦接所述第三节点，所述第五P型场效晶体管的控制端接收所述参考电压；

第六P型场效晶体管，其第一端耦接所述第三节点，所述第六P型场效晶体管的控制端接收所述参考电压；

第五N型场效晶体管，其第一端耦接所述第五P型场效晶体管的第二端，所述第五N型场效晶体管的第二端耦接所述第四节点，所述第五N型场效晶体管的控制端接收所述参考电压；以及

第六N型场效晶体管，其第一端耦接所述第六P型场效晶体管的第二端，所述第六N型场效晶体管的第二端耦接所述第四节点，所述第六N型场效晶体管的控制端接收所述参考电压，

其中所述第四差动放大器电路包括：

第七P型场效晶体管，其第一端耦接所述第三节点，所述第七P型场效晶体管的控制端接收所述参考电压；

第八P型场效晶体管，其第一端耦接所述第三节点，所述第八P型场效晶体管的第二端耦接所述第五N型场效晶体管的第一端，所述第八P型场效晶体管的控制端接收所述参考电压；

第七N型场效晶体管，其第一端耦接所述第七P型场效晶体管的第二端，所述第七N型场效晶体管的第二端耦接所述第四节点，所述第七N型场效晶体管的控制端接收所述参考电压；以及

第八N型场效晶体管，其第一端耦接所述第八P型场效晶体管的第二端，并且提供所述比较信号，所述第八N型场效晶体管的第二端耦接所述第四节点，所述第八N型场效晶体管的控制端接收所述参考电压。

9.根据权利要求1所述的输入接收器，还包括：

第四反相器电路，耦接于所述第一反相器电路与所述第二反相器电路之间，且被配置为接收所述放大信号以提供中间信号至所述第二反相器电路。

10.根据权利要求9所述的输入接收器，其中所述第四反相器电路包括：

第九P型场效晶体管，其第一端接收所述操作电压，所述第九P型场效晶体管的控制端接收所述接地电压；

第十P型场效晶体管，其第一端耦接所述第九P型场效晶体管的第二端，所述第十P型场效晶体管的第二端提供所述输出信号，所述第十P型场效晶体管的控制端接收所述反相信号；

第九N型场效晶体管，其第一端耦接所述第十P型场效晶体管的第二端，所述第九N型场效晶体管的控制端接收所述反相信号；以及

第十N型场效晶体管，其第一端耦接所述第九N型场效晶体管的第二端，所述第十N型场效晶体管的第二端接收所述接地电压，所述第十N型场效晶体管的控制端接收所述操作电压。

11.根据权利要求9所述的输入接收器，其中所述第二反相器电路被配置为受控于所述第一节点及所述第二节点上的电压，且所述第二反相器电路接收所述中间信号以输出所述输出信号。

12.根据权利要求11所述的输入接收器，其中所述第二反相器电路包括：

第十一P型场效晶体管，其第一端接收所述操作电压，所述第十一P型场效晶体管的控制端耦接所述第二节点；

第十二P型场效晶体管，其第一端耦接所述第十一P型场效晶体管的第二端，所述第十二P型场效晶体管的第二端提供所述输出信号，所述第十二P型场效晶体管的控制端接收所述中间信号；

第十一N型场效晶体管，其第一端耦接所述第十二P型场效晶体管的第二端，所述第十一N型场效晶体管的控制端接收所述中间信号；以及

第十二N型场效晶体管，其第一端耦接所述第十一N型场效晶体管的第二端，所述第十二N型场效晶体管的第二端接收所述接地电压，所述第十二N型场效晶体管的控制端耦接所述第一节点。

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