CN113872899B - 一种高速率宽输入摆幅的输入信号检测电路 - Google Patents

一种高速率宽输入摆幅的输入信号检测电路 Download PDF

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Abstract

本发明公开一种高速率宽输入摆幅的输入信号检测电路，属于模拟集成电路领域，包括放大整形电路、镜像电路、乘法器、比较器和带隙基准源电路。所述放大整形电路对输入的差分信号的预放大和静态工作点调节；所述镜像电路将经过所述放大整形电路的差分信号镜像为两对差分信号；所述乘法器将输入的两对差分信号做乘法并输出；所述比较器将乘法器输出的信号进行对比；所述带隙基准源电路为整个输入信号检测电路提供参考电压。本发明能够快速完成输入信号的检测功能：当电路中有输入信号时，所述输入信号检测电路的输出VOUT为高电平；当电路中没有输入信号时，所述输入信号检测电路的输出VOUT为低电平。

Description

一种高速率宽输入摆幅的输入信号检测电路
技术领域
本发明涉及模拟集成电路技术领域，特别涉及一种高速率宽输入摆幅的输入信号检测电路。
背景技术
在数字通信系统中，信号进行传输时由于多径传输、信道衰落等因素的影响，在接收端会产生严重的码间干扰(ISI)，增大误码率。为了克服码间干扰，提高通信系统性能，在接收端就需要采用均衡技术。随着无线通信的发展，在复杂的无线系统与收发机的宽带应用中，对均衡器的设计提出了前所未有的任务与挑战，因而均衡是一种基带功能，用以补偿信号经过传播信道后所产生的失真。在这个意义上说，一个均衡器是用来抵消或补偿接收器所接收信号的ISI。通常，在均衡器系统的输入端会需要对输入信号进行检测，当有输入信号时，均衡器系统工作，以达到降低功耗的效果。
发明内容
本发明的目的在于提供一种高速率宽输入摆幅的输入信号检测电路，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种高速率宽输入摆幅的输入信号检测电路，包括：
放大整形电路，对输入的差分信号的预放大和静态工作点调节；
镜像电路，将经过所述放大整形电路的差分信号镜像为两对差分信号；
乘法器，将输入的两对差分信号做乘法并输出；
比较器，将乘法器输出的信号进行对比；
带隙基准源电路，为整个输入信号检测电路提供参考电压。
可选的，所述放大整形电路包括预放大电路和电平移位电路；其中，
所述预放大电路包括电阻R11～R13、NMOS管MN11和MN12、三极管Q11～Q13、两个电容，NMOS管MN11的源端接三极管Q11的集电极，漏端通过电阻R11接VDD，栅端接NMOS管MN12的漏端；NMOS管MN12的源端接三极管Q12的集电极，漏端通过电阻R12接VDD，栅端接NMOS管MN11的漏端；NMOS管MN11的漏端通过一个电容接地，NMOS管MN12的漏端通过另一个电容接地；
三极管Q11的基极接差分输入信号VIP，集电极接NMOS管MN11的源端，发射极接三极管Q13的集电极；三极管Q12的基极接差分输入信号VIN，集电极接NMOS管MN12的源端，发射极接三极管Q3的集电极；三极管Q13的基极接参考电压Vref1，发射极通过电阻R13接地；
电平移位电路包括三极管Q14～Q17、电阻R14和R15；三极管Q14和Q15的集电极均接VDD，发射极分别接Q16的集电极和Q17的集电极，基极分别接预放大器电路的差分输出信号QN和QP；
三极管Q16和Q17的基极均接参考电压Vref1，发射极分别通过电阻R14和电阻R15接地。
可选的，所述镜像电路包括PMOS管MP21～MP24、NMOS管MN21～MN24、三极管Q21～Q29、电阻R21和R22；
PMOS管MP21～MP24的源端均接VDD，栅端均接参考电压Vref2，漏端分别接三极管Q21～Q24的集电极，三极管Q21～Q24的发射极均接三极管Q29的集电极，三极管Q21和Q22的基极均接电平移位电路的输出信号MN，三极管Q23和Q24的基极均接电平移位电路的输出信号MP；三极管Q29的基极接参考电压Vref4，发射极通过电阻R21接地GND；
NMOS管MN21和MN22的源端分别接三极管Q25和Q26的集电极，栅端共同连接参考电压Vref3，三极管Q25和Q26的基极分别接其自身集电极，发射极共同通过电阻R22接地GND；
NMOS管MN23和MN24的源端分别接三极管Q27和Q28的集电极，栅端共同连接参考电压Vref3，三极管Q27和Q28的基极分别接其自身集电极，发射极接NMOS管MN25的漏端，NMOS管MN25的栅端接参考电压Vref5，源端接地GND；
NMOS管MN21和MN22的漏端分别接PMOS管MP21和MP23的漏端，NMOS管MN23和MN24的漏端分别接PMOS管MP22和MP24的漏端。
可选的，所述乘法器包括PMOS管MP31～MP34、三极管Q31～Q36和电阻R31～R32；
PMOS管MP31～MP34的源端接VDD，PMOS管MP31和MP32的漏端接MP33的栅端，PMOS管MP33和MP34的漏端接MP32的栅端；
三极管Q31的集电极接PMOS管MP31和MP32的漏端，三极管Q32的集电极接PMOS管MP33和MP34的漏端，三极管Q31和Q32的发射极均接三极管Q35的集电极，三极管Q35的发射极接电阻R31和R32的第一端；
三极管Q33的集电极接PMOS管MP31和MP32的漏端，三极管Q34的集电极接PMOS管MP33和MP34的漏端，三极管Q33和Q34的发射极均接三极管Q36的集电极，三极管Q36的发射极接电阻R31和R32的第一端，三极管Q31和Q33的基极连接所述NMOS管MN23的源端，三极管Q32和Q34的基极连接所述NMOS管MN24的源端，三极管Q35的基极连接所述NMOS管MN21的源端，三极管Q36的基极连接所述NMOS管MN22的源端；
电阻R31和电阻R32的第二端均接地GND。
可选的，所述比较器包括PMOS管MP41～MP47、NMOS管MN41～MN49和NMOS管M41～M42；
PMOS管MP41～MP44的源端均接VDD，PMOS管MP41和MP42的漏端接MP42的栅端，PMOS管MP43和MP44的漏端接PMOS管MP47的栅端和NMOS管MN49的栅端，PMOS管MP41和MP44的栅端接时钟CLK，MP43的栅端接MP42的栅端；
NMOS管MN41的漏端接MP41和MP42的漏端，栅端接MN42的漏端，源端接MN43的漏端；NMOS管MN42的漏端接MP45的漏端，栅端接MN41的漏端，源端接MN44的漏端；NMOS管MN43的源端和MN44的源端同接NMOS管M41的漏端，NMOS管M41的栅端接参考电压Vref5，源端接地GND；
PMOS管MP45的源端和PMOS管MP46的源端接VDD，PMOS管MP45的栅端和PMOS管MP46的栅端互连，PMOS管MP45的漏端接其自身栅端，PMOS管MP46的漏端NMOS管MN6的漏端和MN45的栅端，MN45的漏端接其自身栅端，MN46的栅端接MN47的漏端，MN47的漏端接MN48的漏端和栅端，MN47的栅端接MN46的漏端，NMOS管MN45～MN48的源端共同接至NMOS管M42的漏端，NMOS管M42的栅端接参考电压Vref5，源端接地GND。
可选的，所述带隙基准源电路包括PMOS管MP51～MP54、NMOS管MN51～MN53、电阻R51～R54和三极管Q51～Q53；
PMOS管MP51～MP54的源端均接VDD，PMOS管MP51的栅端连接MP52的栅端、MP52的漏端、MP53的栅端和MP54的栅端；PMOS管MP51的漏端连接MN51的漏端，PMOS管MP52的漏端连接自身栅极，并连接MN52的漏端；
NMOS管MN51的源端连接三极管Q51的发射极，NMOS管MN52的源端通过电阻R51连接三极管Q52的发射极；三极管Q51的基极和集电极、三极管Q52的基极和集电极均接地GND；
PMOS管MP53的漏端依次通过电阻R52和R53接地GND，NMOS管MN53的栅端接在电阻R52和R53之间，NMOS管MN53的漏端接三极管Q52的发射极，源端接地GND；PMOS管MP54的漏端通过电阻R54接三极管Q53的发射极，三极管Q53的栅极和集电极均接地GND。
在本发明提供的高速率宽输入摆幅的输入信号检测电路中，包括放大整形电路、镜像电路、乘法器、比较器和带隙基准源电路。所述放大整形电路对输入的差分信号的预放大和静态工作点调节；所述镜像电路将经过所述放大整形电路的差分信号镜像为两对差分信号；所述乘法器将输入的两对差分信号做乘法并输出；所述比较器将乘法器输出的信号进行对比；所述带隙基准源电路为整个输入信号检测电路提供参考电压。本发明能够快速完成输入信号的检测功能：当电路中有输入信号时，所述输入信号检测电路的输出VOUT为高电平；当电路中没有输入信号时，所述输入信号检测电路的输出VOUT为低电平。
附图说明
图1为本发明提供的高速率宽输入摆幅的输入信号检测电路结构框图。
图2为放大整形电路的结构框图；
图3为镜像电路的结构框图；
图4为电压乘法器电路的结构框图；
图5为比较器电路的结构框图；
图6为带隙基准源电路的结构框图。
在图1～图6中，VIN/VIP：差分输入信号、VDD：电源电压、GND：地电压、Vref1-5：参考电压、VREF：带隙基准输出参考电压、QP/QN：预防大器差分输出、MP/MN：电平移位电路输出、AP/AN/BP/BN：镜像电路输出、DP/DN：乘法器输出、VOUT：系统输出。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种高速率宽输入摆幅的输入信号检测电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种高速率宽输入摆幅的输入信号检测电路，用于完成输入信号的检测功能：当电路中有输入信号时，所述输入信号检测电路的输出VOUT为高电平；当电路中没有输入信号时，所述输入信号检测电路的输出VOUT为低电平。所述高速率宽输入摆幅的输入信号检测电路的结构如图1所示，包括放大整形电路、镜像电路、乘法器、比较器和带隙基准源电路。所述放大整形电路对输入的差分信号的预放大和静态工作点调节；所述镜像电路将经过所述放大整形电路的差分信号镜像为两对差分信号；所述乘法器将输入的两对差分信号做乘法并输出；所述比较器将乘法器输出的信号进行对比；所述带隙基准源电路为整个输入信号检测电路提供参考电压。
如图2所示为放大整形电路结构示意图，所述放大整形电路包括预放大电路和电平移位电路；其中，所述预放大电路包括电阻R11～R13、NMOS管MN11和MN12、三极管Q11～Q13、两个电容，NMOS管MN11的源端接三极管Q11的集电极，漏端通过电阻R11接VDD，栅端接NMOS管MN12的漏端；NMOS管MN12的源端接三极管Q12的集电极，漏端通过电阻R12接VDD，栅端接NMOS管MN11的漏端；NMOS管MN11的漏端通过一个电容接地，NMOS管MN12的漏端通过另一个电容接地；三极管Q11的基极接差分输入信号VIP，集电极接NMOS管MN11的源端，发射极接三极管Q13的集电极；三极管Q12的基极接差分输入信号VIN，集电极接NMOS管MN12的源端，发射极接三极管Q3的集电极；三极管Q13的基极接参考电压Vref1，发射极通过电阻R13接地；电平移位电路包括三极管Q14～Q17、电阻R14和R15；三极管Q14和Q15的集电极均接VDD，发射极分别接Q16的集电极和Q17的集电极，栅极分别接预放大器电路的差分输出信号QN和QP；三极管Q16和Q17的栅极均接参考电压Vref1，发射极分别通过电阻R14和电阻R15接地。对于接收到的差分输入信号VIN和VIP，首先经过预放大电路，对差分输入信号放大整形，经过放大整形后的信号QP和QN在经过电平移位电路，进行电平移位的操作，电平移位是为适应系统中后续电路，通过电平移位电路调节静态工作点，达到后续电路工作的要求。
如图3所示为镜像电路结构框图，由2个输入对、两个输出对以及三路尾电流源等组成，将差分信号MP、MN镜像为两对差分信号。所述镜像电路包括PMOS管MP21～MP24、NMOS管MN21～MN24、三极管Q21～Q29、电阻R21和R22；PMOS管MP21～MP24的源端均接VDD，栅端均接参考电压Vref2，漏端分别接三极管Q21～Q24的集电极，三极管Q21～Q24的发射极均接三极管Q29的集电极，三极管Q21和Q22的基极均接电平移位电路的输出信号MN，三极管Q23和Q24的基极均接电平移位电路的输出信号MP；三极管Q29的基极接参考电压Vref4，发射极通过电阻R21接地GND；NMOS管MN21和MN22的源端分别接三极管Q25和Q26的集电极，栅端共同连接参考电压Vref3，三极管Q25和Q26的基极分别接其自身集电极，发射极共同通过电阻R22接地GND；NMOS管MN23和MN24的源端分别接三极管Q27和Q28的集电极，栅端共同连接参考电压Vref3，三极管Q27和Q28的基极分别接其自身集电极，发射极接NMOS管MN25的漏端，NMOS管MN25的栅端接参考电压Vref5，源端接地GND；NMOS管MN21和MN22的漏端分别接PMOS管MP21和MP23的漏端，NMOS管MN23和MN24的漏端分别接PMOS管MP22和MP24的漏端。
如图4所示为电压乘法器结构示意图，将电压信号做乘法，两对差分信号AP和AN，BP和BN进入乘法器，经运算后输出DP和DN。所述乘法器包括PMOS管MP31～MP34、三极管Q31～Q36和电阻R31～R32；PMOS管MP31～MP34的源端接VDD，PMOS管MP31和MP32的漏端接MP33的栅端，PMOS管MP33和MP34的漏端接MP32的栅端；三极管Q31的集电极接PMOS管MP31和MP32的漏端，三极管Q32的集电极接PMOS管MP33和MP34的漏端，三极管Q31和Q32的发射极均接三极管Q35的集电极，三极管Q35的发射极接电阻R31和R32的第一端；三极管Q33的集电极接PMOS管MP31和MP32的漏端，三极管Q34的集电极接PMOS管MP33和MP34的漏端，三极管Q33和Q34的发射极均接三极管Q36的集电极，三极管Q36的发射极接电阻R31和R32的第一端，三极管Q31和Q33的基极连接所述NMOS管MN23的源端，三极管Q32和Q34的基极连接所述NMOS管MN24的源端，三极管Q35的基极连接所述NMOS管MN21的源端，三极管Q36的基极连接所述NMOS管MN22的源端；电阻R31和电阻R32的第二端均接地GND。
如图5所示，所述比较器包括PMOS管MP41～MP47、NMOS管MN41～MN49和NMOS管M41～M42；PMOS管MP41～MP44的源端均接VDD，PMOS管MP41和MP42的漏端接MP42的栅端，PMOS管MP43和MP44的漏端接PMOS管MP47的栅端和NMOS管MN49的栅端，PMOS管MP41和MP44的栅端接时钟CLK，MP43的栅端接MP42的栅端；NMOS管MN41的漏端接MP41和MP42的漏端，栅端接MN42的漏端，源端接MN43的漏端；NMOS管MN42的漏端接MP45的漏端，栅端接MN41的漏端，源端接MN44的漏端；NMOS管MN43的源端和MN44的源端同接NMOS管M41的漏端，NMOS管M41的栅端接参考电压Vref5，源端接地GND；PMOS管MP45的源端和PMOS管MP46的源端接VDD，PMOS管MP45的栅端和PMOS管MP46的栅端互连，PMOS管MP45的漏端接其自身栅端，PMOS管MP46的漏端NMOS管MN6的漏端和MN45的栅端，MN45的漏端接其自身栅端，MN46的栅端接MN47的漏端，MN47的漏端接MN48的漏端和栅端，MN47的栅端接MN46的漏端，NMOS管MN45～MN48的源端共同接至NMOS管M42的漏端，NMOS管M42的栅端接参考电压Vref5，源端接地GND。当输入信号DP和DN一致时，比较器输出结果为低电平；当比较器输入DP为低电平，DN为高电平时，MN44导通，在复位状态时，X点为高电平，所以交叉锁存器中MN44导通，从而MP45/MP46/MN47导通，所以Q点为低电平，最终经过反相器电路，比较器输出为高电平。
如图6所示，所述带隙基准源电路包括PMOS管MP51～MP54、NMOS管MN51～MN53、电阻R51～R54和三极管Q51～Q53；PMOS管MP51～MP54的源端均接VDD，PMOS管MP51的栅端连接MP52的栅端、MP52的漏端、MP53的栅端和MP54的栅端；PMOS管MP51的漏端连接MN51的漏端，PMOS管MP52的漏端连接自身栅极，并连接MN52的漏端；NMOS管MN51的源端连接三极管Q51的发射极，NMOS管MN52的源端通过电阻R51连接三极管Q52的发射极；三极管Q51的基极和集电极、三极管Q52的基极和集电极均接地GND；PMOS管MP53的漏端依次通过电阻R52和R53接地GND，NMOS管MN53的栅端接在电阻R52和R53之间，NMOS管MN53的漏端接三极管Q52的发射极，源端接地GND；PMOS管MP54的漏端通过电阻R54接三极管Q53的发射极，三极管Q53的栅极和集电极均接地GND。
由PMOS管MP51、MP52、MP54，NMOS管MN51、MN52，双极性晶体管Q51、Q52、Q53和电阻R51与R54等组成BGR核心电路的1阶BGR。PMOS管MP51、MP52和MP54具有相同的宽长比，因此流过MP54支路的电流为：
其中，IMN53为流过MN53的电流，ΔVBE为基极-发射极电压压差
输出电压VREF表示为：
曲率校准电路是由MP53、MN53、R52和R53组成，带隙基准电路产生的PTAT电流通过电流镜MP53拷贝到电阻R52和R53上，MN53的栅极端电压随温度升高而线性增加。通过调整R52和R53的阻值，使电路正常工作时MN53始终处于亚阈值区。由于弱反型层的存在，漏电流ID不为零，MN53的漏端电流可表示为：
其中VGS是栅源电压，VT＝KT/q表示热电压，ξ是非理想因子，I0为亚阈值临界饱和电流。
随着温度的升高，漏电流ID的值呈指数增长，VREF在一阶补偿的基础上叠加高温段电压，形成新的极点，降低高温段的温度系数。
为了降低输入信号检测电路系统的功耗，本发明采用如图5所示的低功耗比较器，与传统比较器相比较，功耗大大降低。为了提高片内参考电压的温度特性，本发明采用如图6所示的带隙基准源电路，由BG核心电路以及曲率矫正电路等单元组成，与传统带隙基准源电路相比较，有更好的温度系数。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (5)

1.一种高速率宽输入摆幅的输入信号检测电路，其特征在于，包括：
放大整形电路，对输入的差分信号的预放大和静态工作点调节；
镜像电路，将经过所述放大整形电路的差分信号镜像为两对差分信号；
乘法器，将输入的两对差分信号做乘法并输出；
比较器，将乘法器输出的信号进行对比；
带隙基准源电路，为整个输入信号检测电路提供参考电压；
所述放大整形电路包括预放大电路和电平移位电路；其中，
所述预放大电路包括电阻R11～R13、NMOS管MN11和MN12、三极管Q11～Q13、两个电容，NMOS管MN11的源端接三极管Q11的集电极，漏端通过电阻R11接VDD，栅端接NMOS管MN12的漏端；NMOS管MN12的源端接三极管Q12的集电极，漏端通过电阻R12接VDD，栅端接NMOS管MN11的漏端；NMOS管MN11的漏端通过一个电容接地，NMOS管MN12的漏端通过另一个电容接地；
三极管Q11的基极接差分输入信号VIP，集电极接NMOS管MN11的源端，发射极接三极管Q13的集电极；三极管Q12的基极接差分输入信号VIN，集电极接NMOS管MN12的源端，发射极接三极管Q3的集电极；三极管Q13的基极接参考电压Vref1，发射极通过电阻R13接地；
电平移位电路包括三极管Q14～Q17、电阻R14和R15；三极管Q14和Q15的集电极均接VDD，发射极分别接Q16的集电极和Q17的集电极，基极分别接预放大器电路的差分输出信号QN和QP；
三极管Q16和Q17的基极均接参考电压Vref1，发射极分别通过电阻R14和电阻R15接地。
2.如权利要求1所述的高速率宽输入摆幅的输入信号检测电路，其特征在于，所述镜像电路包括PMOS管MP21～MP24、NMOS管MN21～MN25、三极管Q21～Q29、电阻R21和R22；
PMOS管MP21～MP24的源端均接VDD，栅端均接参考电压Vref2，漏端分别接三极管Q21～Q24的集电极，三极管Q21～Q24的发射极均接三极管Q29的集电极，三极管Q21和Q22的基极均接电平移位电路的输出信号MN，三极管Q23和Q24的基极均接电平移位电路的输出信号MP；三极管Q29的基极接参考电压Vref4，发射极通过电阻R21接地GND；
NMOS管MN21和MN22的源端分别接三极管Q25和Q26的集电极，栅端共同连接参考电压Vref3，三极管Q25和Q26的基极分别接其自身集电极，发射极共同通过电阻R22接地GND；
NMOS管MN23和MN24的源端分别接三极管Q27和Q28的集电极，栅端共同连接参考电压Vref3，三极管Q27和Q28的基极分别接其自身集电极，发射极接NMOS管MN25的漏端，NMOS管MN25的栅端接参考电压Vref5，源端接地GND；
NMOS管MN21和MN22的漏端分别接PMOS管MP21和MP23的漏端，NMOS管MN23和MN24的漏端分别接PMOS管MP22和MP24的漏端。
3.如权利要求2所述的高速率宽输入摆幅的输入信号检测电路，其特征在于，所述乘法器包括PMOS管MP31～MP34、三极管Q31～Q36和电阻R31～R32；
PMOS管MP31～MP34的源端接VDD，PMOS管MP31和MP32的漏端接MP33的栅端，PMOS管MP33和MP34的漏端接MP32的栅端；
三极管Q31的集电极接PMOS管MP31和MP32的漏端，三极管Q32的集电极接PMOS管MP33和MP34的漏端，三极管Q31和Q32的发射极均接三极管Q35的集电极，三极管Q35的发射极接电阻R31和R32的第一端；
三极管Q33的集电极接PMOS管MP31和MP32的漏端，三极管Q34的集电极接PMOS管MP33和MP34的漏端，三极管Q33和Q34的发射极均接三极管Q36的集电极，三极管Q36的发射极接电阻R31和R32的第一端，三极管Q31和Q33的基极连接所述NMOS管MN23的源端，三极管Q32和Q34的基极连接所述NMOS管MN24的源端，三极管Q35的基极连接所述NMOS管MN21的源端，三极管Q36的基极连接所述NMOS管MN22的源端；
电阻R31和电阻R32的第二端均接地GND。
4.如权利要求3所述的高速率宽输入摆幅的输入信号检测电路，其特征在于，所述比较器包括PMOS管MP41～MP47、NMOS管MN41～MN49和NMOS管M41～M42；
PMOS管MP41～MP44的源端均接VDD，PMOS管MP41和MP42的漏端接MP42的栅端，PMOS管MP43和MP44的漏端接PMOS管MP47的栅端和NMOS管MN49的栅端，PMOS管MP41和MP44的栅端接时钟CLK，MP43的栅端接MP42的栅端；
NMOS管MN41的漏端接MP41和MP42的漏端，栅端接MN42的漏端，源端接MN43的漏端；NMOS管MN42的漏端接MP45的漏端，栅端接MN41的漏端，源端接MN44的漏端；NMOS管MN43的源端和MN44的源端同接NMOS管M41的漏端，NMOS管M41的栅端接参考电压Vref5，源端接地GND；
PMOS管MP45的源端和PMOS管MP46的源端接VDD，PMOS管MP45的栅端和PMOS管MP46的栅端互连，PMOS管MP45的漏端接其自身栅端，PMOS管MP46的漏端NMOS管MN6的漏端和MN45的栅端，MN45的漏端接其自身栅端，MN46的栅端接MN47的漏端，MN47的漏端接MN48的漏端和栅端，MN47的栅端接MN46的漏端，NMOS管MN45～MN48的源端共同接至NMOS管M42的漏端，NMOS管M42的栅端接参考电压Vref5，源端接地GND。
5.如权利要求4所述的高速率宽输入摆幅的输入信号检测电路，其特征在于，所述带隙基准源电路包括PMOS管MP51～MP54、NMOS管MN51～MN53、电阻R51～R54和三极管Q51～Q53；
PMOS管MP51～MP54的源端均接VDD，PMOS管MP51的栅端连接MP52的栅端、MP52的漏端、MP53的栅端和MP54的栅端；PMOS管MP51的漏端连接MN51的漏端，PMOS管MP52的漏端连接自身栅端，并连接MN52的漏端；
NMOS管MN51的源端连接三极管Q51的发射极，NMOS管MN52的源端通过电阻R51连接三极管Q52的发射极；三极管Q51的基极和集电极、三极管Q52的基极和集电极均接地GND；
PMOS管MP53的漏端依次通过电阻R52和R53接地GND，NMOS管MN53的栅端接在电阻R52和R53之间，NMOS管MN53的漏端接三极管Q52的发射极，源端接地GND；PMOS管MP54的漏端通过电阻R54接三极管Q53的发射极，三极管Q53的栅极和集电极均接地GND。
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串行低压差分信号接收器设计;韦雪明;李平;;半导体技术(12);全文 *

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