CN113867469B - 一种低温漂伪阻设计 - Google Patents

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Abstract

本发明提出一种低温漂伪阻设计，包括MOS管M1～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源IP1～IPnIN1～INm，在高性能偏置电路基础上增加额外的多阶温度补偿模块实现低温漂伪阻设计，通过合理设置管子尺寸大小以及电阻阻值，可以使得在特定温度下温度补偿模块参与伪电阻偏置电流的调节之中，并且可以设定多个温度补偿节点，使得伪阻的温度系数大大降低，如在‑40℃～80℃温度范围内，温度系数可低至19.8ppm/℃。

Description

一种低温漂伪阻设计
技术领域
本发明涉及模拟集成电路技术领域，具体涉及一种低温漂伪阻设计。
技术背景
随着科学的不断发展和进步，微弱信号的探测越来越发挥极其重要的作用。无论是传统TIA(跨组放大器)网络还是新型的电容耦合传感系统，甚至常规的模拟集成电路的应用中，都往往会需要一个阻值极其大的电阻来提供增益、产生低频频率点以及其他电学应用。然而在集成电路中大阻值电阻既不好制作，成本也高。因此，一般采用由两个二极管连接的低宽长比的PMOS构成常规MOS伪电阻，如附图1所示可以提供高达109-1012Ω的阻值，但由于工作在弱反型区的MOS管其电流与栅源电压呈指数关系，因此导致常规MOS伪电阻阻值线性度，可控性以及温度特性都十分难以确定。以典型的神经细胞探测系统的伪阻使用为例，如附图2所示，两个二极管连接的低宽长比的PMOS构成MOS伪电阻提供高达1011Ω的电阻以实现小于1Hz的低频截止频率，然而在实际应用之中，由于MOS管没有固定偏置，阻值不可控还具有较大的非线性和温度漂移，较高的温度漂移不仅会使得阻值难以确定，还会影响信号带宽，使得阵列化探测时性能一致性不好。作为改进出现了附图3所示的带偏置结构的伪电阻结构，这种结构设计很巧妙的利用了由PMOS管MDP和NMOS管MBN构成的“伪电流镜”为伪阻提供一个可控的偏置，并且能够补偿由于阈值电压差异而造成的非线性，以提供一个线性度较好的伪电阻设计，但仍然无法解决温度漂移带来的阻值不准确、理论与实际相差较大的事实。最新的研究使用一个工作在亚阈值区的
Figure BSA0000255561380000011
型偏置电路，以获得较好的温度特性，但随着温度增加，MOS管偏离亚阈值区域，导致温度补偿效应大大降低，从而仍旧无法解决伪阻应用温度范围窄、温度漂移大的问题。
发明内容
针对伪阻设计的温度特性差，温度漂移大的问题，本发明提供了一种低温漂伪阻设计，其技术方案如下：
一种低温漂伪阻设计，包括MOS管M1～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源IP1～IPn IN1～INm；PMOS管M8、M9、M10的源极与正电源电压VDD相连，M8的栅极与漏极、M9的栅极、M10的栅极相互连接，PMOS管M6的栅极与漏极、M7的栅极、M11的栅极相互连接，M6的源极与M8的漏极相连，M7的源极与M9的漏极相连，M11的源极与M10的漏极相连；NMOS管M4的漏极与M6的漏极相连，NMOS管M5的栅极与漏极相连，M5的漏极也和M7的漏极相连，M4、M5的栅极相连；电阻R一端连接M4的源极，一端连接PNP三极管Q1的发射极，M5的源极和PNP三极管Q2的发射极相连；Q1的基极与集电极相连并接入负电源电压VSS，Q2的基极与集电极相连并接入负电源电压VSS；PMOS管M1的源极、M11的漏极、NMOS管M2的栅极、电流源IP1～IPn IN1～INm的一端相互连接，电流源IP1～IPn另一端连接正电源电压VDD，电流源IN1～INm另一端连接负电源电压VSS；M1的栅极和漏极、M2的源极都连接到VSS；NMOS管M3的源极和M2的漏极、PMOS管MR1、MR2的栅极相连，M3的漏极连接到正电源电压VDD，M3的栅极与MR1、MR2的漏极相连，MR1和MR2的源极作为伪电阻两个输入端口。
进一步的，PMOS管M9与M8的宽长比比值、PMOS管M6与M7的宽长比比值和NMOS管M4与M5的宽长比比值均相同；PNP三极管Q1与Q2的面积比值为大于1的任意值；PMOS管M10与M11的宽长比比值与M7与M9的宽长比比值相同。
进一步的，电流源IP1～IPn和电流源IN1～INm均为温度补偿模块，当仅采用一个电流源时，为一阶温度补偿，当采用多个电流源时，为多阶温度补偿。
进一步的，对于任意电流源IPn，包括PMOS管MPn1、MPn2、MPn4、MPn5，NMOS管MPn3和电阻RPn；MPn1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MPn2的源极相连；MPn2的栅极与M6、M7的栅极相连；MPn3的漏极与其栅极、MPn2的漏极和MPn4的栅极相连；MPn3的源极和MPn4的源极都接入负电源电压VSS；电阻RPn一端接正电源VDD，另一端与MPn4的漏极、MPn5的栅极连接在一起，MPn5的源极一端接正电源电压VDD，另一端接入M11的漏极。
进一步的，对于任意电流源INm，包括PMOS管MNm1、MNm2，NMOS管MNm3和电阻RNm；MNm1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MPn2的源极相连；MNm2的栅极与M6、M7的栅极相连；电阻RNm接负电源电压VSS，另一端与MNm2的漏极，MNm3的栅极相连；MNm3的源极接负电源电压VSS，MNm3的漏极接入M11的漏极。
进一步的，电流源IP1～IPn中，任意电流源IPn，MPn1和MPn2的宽长比的比值和M7与M9的宽长比比值相同。
进一步的，电流源IN1～INm中，任意电流源INm，MNm1和MNm2的宽长比的比值和M7与M9的宽长比比值相同。
与现有技术相比，本发明提出在高性能偏置电路基础上增加额外的多阶温度补偿模块实现低温漂伪阻设计，通过合理设置管子尺寸大小以及电阻阻值，可以使得在特定温度下温度补偿模块参与伪电阻偏置电流的调节之中，并且可以设定多个温度补偿节点，使得电流调节的温度范围大大加宽，并且使得伪阻的温度系数大大降低，如在-40℃～80℃温度范围内，温度系数可低至19.8ppm/℃。
附图说明
图1为常用伪阻结构。
图2为电容耦合式生物探测系统和其中的伪阻结构
图3为带“伪电流镜”偏置电路的伪阻设计结构。
图4为低温漂伪电阻设计结构。
图5为任意温控电流源IPn的设计结构。
图6为任意温控电流源INm的设计结构。
图7为无温度补偿的伪阻温度特性。
图8为一阶温度补偿的伪阻温度特性。
图9为多阶温度补偿的伪阻温度特性。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实例，并参照附图，对本发明进一步详细说明。
一种低温漂伪阻设计，如附图4所示，包括MOS管M1～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源IP1～IPnIN1～INm；PMOS管M8、M9、M10的源极与正电源电压VDD相连，M8的栅极与漏极、M9的栅极、M10的栅极相互连接，PMOS管M6的栅极与漏极、M7的栅极、M11的栅极相互连接，M6的源极与M8的漏极相连，M7的源极与M9的漏极相连，M11的源极与M10的漏极相连；NMOS管M4的漏极与M6的漏极相连，NMOS管M5的栅极与漏极相连，M5的漏极也和M7的漏极相连，M4、M5的栅极相连；电阻R一端连接M4的源极，一端连接PNP三极管Q1的发射极，M5的源极和PNP三极管Q2的发射极相连；Q1的基极与集电极相连并接入负电源电压VSS，Q2的基极与集电极相连并接入负电源电压VSS；PMOS管M1的源极、M11的漏极、NMOS管M2的栅极、电流源IP1～IPn、IN1～INm的一端相互连接，电流源IP1～IPn另一端连接正电源电压VDD，电流源IN1～INm另一端连接负电源电压VSS；M1的栅极和漏极、M2的源极都连接到VSS；NMOS管M3的源极和M2的漏极、PMOS管MR1、MR2的栅极相连，M3的漏极连接到正电源电压VDD，M3的栅极与MR1、MR2的漏极相连，MR1和MR2的源极作为伪电阻两个输入端口。
其中，PMOS管M9与M8的宽长比比值、PMOS管M6与M7的宽长比比值和NMOS管M4与M5的宽长比比值均相同；PNP三极管Q1与Q2的面积比值为大于1的任意值；PMOS管M10与M11的宽长比比值与M7与M9的宽长比比值相同。
附图4中PMOS管M6、M7、M8、M9，NMOS管M4、M5，电阻R和PNP三极管Q1、Q2共同构成了伪电阻的偏置电路，该电路是一个高性能的偏置电路，有较好的稳定性和电源抑制能力，是一个
Figure BSA0000255561380000041
型偏置电路，可以证明NMOS管M4、M5的源极电压近似相等，得到偏置电路所提供的偏置电流为
Figure BSA0000255561380000042
其中ΔVBE＝UTIn(MN)，ΔVBE为PNP三极管Q1与Q2的基极-发射极电压差，M为流过Q2的电流与流过Q1电流的比值，N为PNP三极管Q1的管子面积与Q2的管子面积的比值。由于该电流是一个
Figure BSA0000255561380000043
型电流，电流大小正比于热力学电压UT，因此该电流是随着温度而变化的。偏置电流I1通过M10、M11的镜像，形成了偏置电流I0，该电流为流入到PMOS管M1的电流，为由PMOS管M1和NMOS管M2形成的“伪电流镜”提供偏置，由于I0与I1的镜像关系使得I0也随着温度而变化。
由PMOS管M1和NMOS管M2形成的“伪电流镜”的输出的电流即NMOS管M2的电流为M3提供偏置，进而决定M3管子的栅源电压大小，而M3的栅源电压就是伪电阻的偏置电压，所以通过改变和调整流入由PMOS管M1和NMOS管M2形成的“伪电流镜”的偏置电流I0的大小就可以控制伪电阻阻值大小。可以证明伪电阻阻值与电流I0的关系为：
Figure BSA0000255561380000044
其中，I0为流入到由PMOS管M1和NMOS管M2形成的“伪电流镜”中的输入偏置电流，UT为热力学电压，
Figure BSA0000255561380000045
K为玻尔兹曼常数，T为热力学温度，q为电子的电荷量，
Figure BSA0000255561380000046
VT0，M2、VT0，M1、VT0，M3、VT0，MR2分别为M1、M2、M3、MR2的阈值电压。
理论上来讲，若在较好的匹配性与较小的工艺误差之内，NMOS管的阈值电压都相等，PMOS管子的阈值电压也相同，那么伪电阻阻值关系式中的指数项就可以消去，伪电阻阻值将完全由热力学电压UT和偏置电流I0决定。
实际上，由于偏置电流I0和各个管子的阈值电压随着温度变化存在漂移，因此没有温控电流源调节的情况下的伪阻阻值会随温度产生变化。因此本发明在提出在高性能偏置电路基础上增加额外的多阶温度补偿模块，即电流源IP1～IPn、IN1～INm。当仅采用一个电流源时，为一阶温度补偿，当采用多个电流源时，为多阶温度补偿。
在电流源IP1～IPn中，任意电流源IPn包括PMOS管MPn1、MPn2、MPn4、MPn5，NMOS管MPn3和电阻RPn，如附图5所示；MPn1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MPn2的源极相连；MPn2的栅极与M6、M7的栅极相连；MPn3的漏极与其栅极、MPn2的漏极和MPn4的栅极相连；MPn3的源极和MPn4的源极都接入负电源电压VSS；电阻RPn一端接正电源VDD，另一端与MPn4的漏极、MPn5的栅极连接在一起，MPn5的源极一端接正电源电压VDD，另一端接入M11的漏极。
在电流源IN1～INm中，对于任意电流源INm，包括PMOS管MNm1、MNm2，NMOS管MNm3和电阻RNm，如附图6所示；MNm1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MPn2的源极相连；MNm2的栅极与M6、M7的栅极相连；电阻RNm接负电源电压VSS，另一端与MNm2的漏极，MNm3的栅极相连；MNm3的源极接负电源电压VSS，MNm3的漏极接入M11的漏极。
进一步的，电流源IP1～IPn中，任意电流源IPn，MPn1和MPn2的宽长比的比值和M7与M9的宽长比比值相同。
进一步的，电流源IN1～INm中，任意电流源INm，MNm1和MNm2的宽长比的比值和M7与M9的宽长比比值相同。
电流源IP1～IPn、IN1～INm通过改变不同温度下注入到由PMOS管M1和NMOS管M2形成的“伪电流镜”的输入偏置电流I0大小来调控伪电阻的偏置情况，从而调整伪电阻的阻值，具体工作原理如下。
如附图5所示的电流源IPn，通过电阻RPn两端的电压控制PMOS管MPn5栅源电压，从而控制该管子的开启，进而调节注入A端电流的大小。电阻RPn两端的电压
Figure BSA0000255561380000051
为
Figure BSA0000255561380000052
其中，IMPn4为通过MPn4镜像拷贝过来的正温度系数电流，即VRPn与温度正相关。当高于某一温度时，
Figure BSA0000255561380000069
电压高于PMOS管MPn5的阈值电压，PMOS管MPn5将会向A端注入电流，设置恰当阻值的RPn以及MPn1、MPn2、MPn3、MPn4、MPn5的尺寸大小，可以使得在特定温度节点下电流源IPn开始工作并向A点注入电流，从而调节I0大小。
如附图6所示的电流源INm，通过电阻RNm两端的电压控制NMOS管MNm3栅源电压，从而控制该管子的开启，进而调节NMOS管MNm3从A端抽走的电流大小。电阻RNm两端的电压
Figure BSA00002555613800000610
为
Figure BSA00002555613800000611
其中，IMNm2为通过MNm1、MNm2拷贝过来的镜像正温度系数电流，即
Figure BSA00002555613800000612
与温度正相关。当高于某一温度时，
Figure BSA00002555613800000613
电压高于NMOS的阈值电压，NMOS管MNm3将会从A端抽取电流，设置恰当阻值的RNm和PMOS管MNm1、MNm2以及NMOS管MNm3尺寸的大小，可以使得在特定温度下温控电流源INm开始工作并从A端抽取电流从而调节I0大小。
下面给出基于SMIC55 nm工艺下的本发明专利的相关参数。各个管子栅宽W与栅长L尺寸如下：
Figure BSA0000255561380000061
Figure BSA0000255561380000062
Figure BSA0000255561380000063
Figure BSA0000255561380000064
Figure BSA0000255561380000065
Figure BSA0000255561380000066
构成伪电阻的MOS管MR1和MR2栅宽W与栅长L尺寸为：
Figure BSA0000255561380000067
PNP三极管Q1与Q2的面积比N为
Figure BSA0000255561380000068
其中SQ1与SQ2分别为PNP三极管Q1与Q2的面积
R＝4.91kΩ
在上述参数限定下，可以得到无温度补偿伪阻结构的温度特性。伪阻阻值关于温度的变化情况如图7所示，仿真结果表明：在-40℃-80℃的温度变化范围下，伪电阻阻值变化了9.3MΩ，带入计算温度系数α公式中
Figure BSA0000255561380000071
其中RMAX、RMIN为在规定的温度范围内伪电阻阻值的最大值与最小值，RMEAN为规定温度范围内伪电阻阻值的平均值，TMAX与TMIN为规定的最高温度与最低温度。
带入相应参数可以得到无温度补偿伪阻结构的温度系数为249.5(ppm/℃)。
图8为一阶温度补偿的伪阻温度特性曲线。引入电流源IN1来调控输入到由PMOS管M1和NMOS管M2形成的“伪电流镜”中的偏置电流I0大小，从而减小伪电阻阻值关于温度的漂移，相关管子栅宽W与栅长L尺寸如下
Figure BSA0000255561380000072
Figure BSA0000255561380000073
电阻RN1阻值大小为
RN1＝29.9KΩ
根据仿真结果并带入温度系数表达式中，可以得到一阶温度补偿下的伪阻温度系数为123.6(ppm/℃)，相比于没有温度补偿的伪阻结构，一阶温度补偿的伪阻结构将温度系数降低到原来的二分之一，有效的改善了伪阻阻值的温度漂移。
图9为多阶温度补偿的伪阻温度特性。引入电流源IN1和IP1来共同调控输入到由PMOS管M1和NMOS管M2形成的“伪电流镜”中的偏置电流I0大小，从而减小伪电阻阻值的温度漂移情况，与电流源IN1相关管子栅宽W与栅长L尺寸已经给出，与电流源IP1相关的管子栅宽W与栅长L尺寸如下
Figure BSA0000255561380000074
Figure BSA0000255561380000081
Figure BSA0000255561380000082
电阻RP1阻值大小为
RP1＝34.9KΩ
根据仿真结果并带入温度系数表达式，可以得到多阶温度补偿下的伪阻温度系数仅仅为19.8(ppm/℃)，相比于没有温度补偿的伪阻结构和一阶温度补偿的伪阻结构，多阶温度补偿下的伪阻结构将温度系数大大降低。
综上所述，合理设置管子尺寸大小以及电阻阻值，可以使得在特定温度下电流源参与伪电阻偏置电流的调节之中，并且可以设定多个温度补偿节点，使得电流调节的温度范围大大加宽，并且使得伪阻的温度系数大大降低，本专利中的多阶温度补偿技术通过设置多个温度补偿点，使得在温度范围为-40℃-80℃下的宽温度范围下，伪电阻的温度系数仅为19.8ppm/℃。
需要说明的是，尽管以上本发明所述的实施例是说明性的，但这并非是对本发明的限制，因此本发明并不局限于上述具体实施方式中。在不脱离本发明原理的情况下，凡是本领域技术人员在本发明的启示下获得的其它实施方式，均视为在本专利的保护之内。

Claims (7)

1.一种低温漂伪阻，其特征在于，包括NMOS管M2～M5，PMOS管M1、M6～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源IP1～IPn，其中n为大于等于1的整数，电流源IN1～INm，其中m为大于等于1的整数；PMOS管M8、M9、M10的源极与正电源电压VDD相连，M8的栅极与漏极、M9的栅极、M10的栅极相互连接，PMOS管M6的栅极与漏极、M7的栅极、M11的栅极相互连接，M6的源极与M8的漏极相连，M7的源极与M9的漏极相连，M11的源极与M10的漏极相连；NMOS管M4的漏极与M6的漏极相连，NMOS管M5的栅极与漏极相连，M5的漏极也和M7的漏极相连，M4、M5的栅极相连；电阻R一端连接M4的源极，另一端连接PNP三极管Q1的发射极，M5的源极和PNP三极管Q2的发射极相连；Q1的基极与集电极相连并接入负电源电压VSS，Q2的基极与集电极相连并接入负电源电压VSS；PMOS管M1的源极、M11的漏极、NMOS管M2的栅极、电流源IP1～IPnIN1～INm的一端相互连接，电流源IP1～IPn另一端连接正电源电压VDD，电流源IN1～INm另一端连接负电源电压VSS；M1的栅极和漏极、M2的源极都连接到负电源电压VSS；NMOS管M3的源极和M2的漏极、PMOS管MR1、MR2的栅极相连，M3的漏极连接到正电源电压VDD，M3的栅极与MR1、MR2的漏极相连，MR1和MR2的源极作为伪电阻两个输入端口。
2.根据权利要求1所述的一种低温漂伪阻，其特征在于，PMOS管M9与M8的宽长比比值、PMOS管M6与M7的宽长比比值和NMOS管M4与M5的宽长比比值均相同；PNP三极管Q1与Q2的面积比值为大于1的任意值；PMOS管M10与M11的宽长比比值与M7与M9的宽长比比值相同。
3.根据权利要求1所述的一种低温漂伪阻，其特征在于，电流源IP1～IPn和电流源IN1～INm均为温度补偿模块，当仅采用一个电流源时，为一阶温度补偿，当采用多个电流源时，为多阶温度补偿。
4.根据权利要求1所述的一种低温漂伪阻，其特征在于，电流源IP1～IPn中任意电流源IPn，包括PMOS管MPn1、MPn2、MPn5，NMOS管MPn3、MPn4和电阻RPn；MPn1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MPn2的源极相连；MPn2的栅极与M6、M7的栅极相连；MPn3的漏极与其栅极、MPn2的漏极和MPn4的栅极相连；MPn3的源极和MPn4的源极都接入负电源电压VSS；电阻RPn一端接正电源电压VDD，另一端与MPn4的漏极、MPn5的栅极连接在一起，MPn5的源极一端接正电源电压VDD，另一端接入M11的漏极。
5.根据权利要求1所述的一种低温漂伪阻，其特征在于，电流源IN1～INm中任意电流源INm，包括PMOS管MNm1、MNm2，NMOS管MNm3和电阻RNm；MNm1管的源极与正电源电压VDD相连、栅极与M8、M9的栅极相连、漏极与MNm2的源极相连；MNm2的栅极与M6、M7的栅极相连；电阻RNm一端接负电源电压VSS，另一端与MNm2的漏极，MNm3的栅极相连；MNm3的源极接负电源电压VSS，MNm3的漏极接入M11的漏极。
6.根据权利要求4所述的一种低温漂伪阻，其特征在于，电流源IP1～IPn中，任意电流源IPn，MPn1和MPn2的宽长比的比值和M7与M9的宽长比比值相同。
7.根据权利要求5所述的一种低温漂伪阻，其特征在于，电流源IN1～INm中，任意电流源INm，MNm1和MNm2的宽长比的比值和M7与M9的宽长比比值相同。
CN202111229807.9A 2021-10-21 2021-10-21 一种低温漂伪阻设计 Active CN113867469B (zh)

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