CN113783568A - 一种分数型分频比锁相环 - Google Patents

一种分数型分频比锁相环 Download PDF

Info

Publication number
CN113783568A
CN113783568A CN202010793366.4A CN202010793366A CN113783568A CN 113783568 A CN113783568 A CN 113783568A CN 202010793366 A CN202010793366 A CN 202010793366A CN 113783568 A CN113783568 A CN 113783568A
Authority
CN
China
Prior art keywords
signal
phase
clock signal
switching tube
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010793366.4A
Other languages
English (en)
Inventor
罗可欣
周江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Anlu Information Technology Co ltd
Original Assignee
Shanghai Anlu Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Anlu Information Technology Co ltd filed Critical Shanghai Anlu Information Technology Co ltd
Priority to CN202010793366.4A priority Critical patent/CN113783568A/zh
Publication of CN113783568A publication Critical patent/CN113783568A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种分数型分频比锁相环，包括：压控振荡器，提供多个不同相位的振荡时钟信号；分数分频器，包括：多模数分频器，连接压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；相位旋转器，基于多个振荡时钟信号对第一分频时钟信号采样得到多个采样信号；以及相位插值器，接收相位相邻的两个采样信号作为第一门限信号和第二门限信号，在第一门限信号和第二门限信号之间进行线性插值得到第二分频时钟信号，相位插值器的工作频率低于压控振荡器的工作频率。本申请基于相位旋转器、相位插值器对多模分频器提供的第一分频时钟信号分频，可以得到更高分辨率更高线性度的分数分频器，降低了环路的量化噪声。

Description

一种分数型分频比锁相环
技术领域
本发明涉及集成电路技术领域，更具体地，涉及一种超精细地分数型分频比锁相环技术。
背景技术
FPGA(Field Programmable Gate Array，可编辑逻辑门阵列)在ASIC(Application Specific Integrated Circuit，专用集成电路)领域中属于半定制集成电路，由于FPGA布线资源丰富、可重复编程并且集成度高，在数字电路领域得到了广泛的应用。然而，FPGA中的数字信号和时钟信号的频谱成份包含有高次谐波，信号本身及其多次谐波在电子系统内部和系统之间会产生电磁干扰(EMI)。目前，常通过在FPGA内部设计扩频时钟产生电路，在一定频率范围内对时钟信号进行频率调制进而使得时钟信号的频率产生抖动，降低电磁干扰(EMI)。
扩频时钟产生电路大部分基于PLL(Phase-lockedLoop，锁相环)实现。在扩频时钟产生电路或者锁相环中常采用三角积分调制器进行频率调制，而采用三角积分调制器调制得到的波形与模拟信号相似但存在失真，这种失真在电路中称为量化噪声。为了减少三角积分调制器带来的量化噪声，常采用增加参考时钟频率、数模转换器补偿、有限脉冲响应滤波、分数分频器等技术抑制量化噪声。对于分数分频器技术来说，如果分频器精度不高，抑制量化噪声的效果并不好。
发明内容
为了解决上述现有技术存在的问题，本发明采用相位旋转器和相位插值器相结合的方式提出了一种超精细分数分频比型锁相环技术，使得量化噪声非常小并可能完全淹没在环路白噪声之中。量化噪声的显著下降带来的好处是多方面的，使得增加锁相环的带宽成为可能，提高整个环路的性能，甚至在分数分频锁相环中去掉三角积分调制器。
根据本发明实施例提供了一种分数型分频比锁相环，包括：压控振荡器，提供多个不同相位的振荡时钟信号；以及分数分频器，所述分数分频器包括：多模数分频器，连接所述压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；相位旋转器，分别连接所述压控振荡器和所述多模分频器，基于所述多个振荡时钟信号对所述第一分频时钟信号采样并得到多个采样信号；以及相位插值器，接收相位相邻的两个采样信号并作为第一门限信号和第二门限信号，以根据控制字在所述第一门限信号和所述第二门限信号之间进行线性插值以得到第二分频时钟信号，其中所述相位插值器的工作频率低于所述压控振荡器的工作频率。
可选地，所述相位旋转器包括：采样单元，包括多个触发器，每个触发器基于一个振荡时钟信号对所述第一分频信号采样得到对应的采样信号；以及多工器，连接所述采样单元接收所述多个采样信号，并输出相邻相位的两个采样信号作为第一门限信号和第二门限信号。
可选地，所述采样单元包括：第一级触发器，输入端连接所述多模分频器并接收所述第一分频时钟信号，时钟端连接所述压控振荡器并接收第一振荡时钟信号，输出端提供第一中间信号；第二级触发器，第二级触发器的输入端接收所述第一中间信号，一个第二级触发器的时钟端接收第五振荡时钟信号且对应的输出端输出第二中间信号，一个第二级触发器的时钟端接收所述第一振荡时钟信号且对应的输出端输出第三中间信号；以及两组第三级触发器，第一组第三级触发器的输入端接收所述第二中间信号，第一组第三级触发器的时钟端分别接收第一至第五振荡时钟信号，第一组第三级触发器的输出端对应的分别输出第一至第五采样信号，第二组第三级触发器的输入端接收所述第三中间信号，第二组第三级触发器的时钟端分别接收第六至第八振荡时钟信号以及第一振荡时钟信号，第二组第三级触发器的输出端对应的分别输出第六至第九采样信号，其中，所述第九采样信号为所述第一采样信号延时一个所述压控振荡器的工作周期。
可选地，所述第五振荡时钟信号与所述第一振荡时钟信号的相位相差180°。
可选地，每组相邻相位的两个振荡时钟信号的相位差相同。
可选地，所述相位插值器包括：解码器，对所述控制字解码得到温度计码；以及插值单元，包括第一差分对和所述第二差分对，所述第一差分对基于所述第一门限信号、所述第二门限信号、以及所述温度计码的控制分配电流源以得到第二分频时钟信号；第二差分对基于所述第一门限互补信号、第二门限互补信号、以及所述温度计码的控制分配电流源以得到第二分频时钟互补信号。
可选地，所述第一门限信号和所述第一门限互补信号的相位相差180°，第二门限信号和所述第二门限互补信号的相位相差180°。
可选地，所述第一差分对包括第一开关管、第二开关管、第三开关管以及第四开关管，第一开关管的第一通路端连接并经由电流源接地，电流源提供多路电流，第一开关管的控制端连接并接收所述相位旋转器输出的第一门限信号；第二开关管的控制端连接并接收所述相位旋转器输出的第二门限信号，第二开关管的第一通路端连接所述第一开关管的第一通路端；第三开关管的第一通路端连接第一开关管的第二通路端，第三开关管的控制端连接并接收温度计码互补控制字；以及第四开关管的第一通路端连接第二开关管的第二通路端，第四开关管的控制端连接并接收温度计码控制字，第三开关管的第二通路端与第四开关管的第二通路端连接并作为第一差分对的输出端。
可选地，所述第二差分对包括第五开关管、第六开关管、第七开关管以及第八开关管，第五开关管的第一通路端连接并经由电流源接地，电流源提供多路电流，第五开关管的控制端连接并接收所述第一门限互补信号；第六开关管的控制端连接并接收所述第二门限互补信号，第六开关管的第一通路端连接所述第五开关管的第一通路端；第七开关管的第一通路端连接第五开关管的第二通路端，第七开关管的控制端连接并接收温度计码互补控制字；以及第八开关管的第一通路端连接第六开关管的第二通路端，第八开关管的控制端连接并接收温度计码控制字，第七开关管的第二通路端与第八开关管的第二通路端连接并作为第二差分对的输出端。
可选地，所述第一差分对和/或所述第二差分对的输出端连接有至少一个电流镜。
可选地，所述解码器将所述控制字的前N位码解码为温度计码并作为行地址，将所述控制字的后N位码解码为温度计码并作为行地址，所述控制字的位数为2*N，N为正整数。
可选地，还包括：鉴频鉴相器，接收参考时钟信号，以及连接所述分数分频器以接收所述第二分频时钟信号，比较所述参考时钟信号和所述第二分频时钟信号之间的频率以及相位的关系并得到指示脉冲；耦合的电荷泵和环路滤波器，多所述指示脉冲滤波并得到控制电压。
可选地，所述压控振荡器连接所述环路滤波器，根据所述控制电压得到所述多个振荡时钟信号。
可选地，还包括：数字处理电路，连接所述分数分频器，基于所述分数分频器的相位提供所述控制字。
可选地，所述数字处理电路包括三角积分调制器、相位累加器和波形生成器。
本发明实施例提出的分数型分频比锁相环中的分数分频器，通过相位旋转器和相位插值器的配合，对多模分频器提供的时钟信号，基于压控振荡器提供的多个相位不同的振荡时钟信号进行多次采样，并通过双差分对结构在相位相邻的两个采样信号之间线性插值。进而相位插值器的工作频率低于压控振荡器的工作频率，使得在上述时序下，可以提高分数分频器的频率分辨率和线性度。进一步使得分数分频器自身的量化噪声变得更小并淹没在锁相环环路白噪声之中。
可选地，相位插值器中还设置多个电流镜结构连接于差分对的输出端，进一步提升了相位插值的精度。
进一步地，分数分频器的分频比是通过数字处理电路在数字域实现的，通过对时钟信号的相位累加得到控制字来控制相位旋转器和相位插值器，在数字域通过增加控制字的位宽，进而基本实现任意任意分频比。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出了本申请实施例提供的分数型分频比锁相环的结构框图。
图2a示出了本申请实施例提供的一种分数分频器的电路示意图，图2b示出了图2a中相位旋转器的时序图。
图3a示出了本申请实施例提供的另一种分数分频器的电路示意图，图3b示出了图3a中相位旋转器的时序图。
图4示出了本申请实施例提供的一种相位插值器的电路示意图。
图5示出本申请实施例提供的分数分频器抑制量化噪声的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应理解，本申请实施例中的A与B连接/耦接，表示A与B可以串联连接或并联连接，或者A与B通过其他的器件，本申请实施例对此不作限定。
本申请提供的分数型分频比锁相环可以应用在FPGA或者其他集成电路中，产生的扩频时钟信号可以抑制元器件中由信号自身的多次谐波造成的电磁干扰(EMI)。
本申请提供的分数型分频比锁相环中包括相位旋转器(Phase Rotator，PR)和相位插值器(Phase Interpolator，PI)。相位旋转器和相位插值器使得采样时钟的相位以非常微小的增量进行调整，进而使得此分数型分频比锁相环具有比参考频率还细微的频率分辨率。并且相位插值器的工作频率比分数型分频比锁相环中的压控振荡器的工作频率低，使得相位插值器具有高线性度、高分辨率，进而相位插值器自身引入的量化噪声会被分数型分频比锁相环环路中的白噪声淹没。
下面将结合附图对本申请提供的分数型分频比锁相环的实施例进行描述。
图1示出了本申请实施例提供的分数型分频比锁相环的结构框图。
如图1所示，扩频时钟产生电路1000包含数字处理电路1200、分数分频器1150、鉴频鉴相器1110、电荷泵1120、环路滤波器1130以及压控振荡器1140。数字处理电路1200包括相位累加器1210、三角积分调制器1220以及波形生成器1230。
鉴频鉴相器1110接收参考时钟信号CKref以及由分数分频器1150提供的第二分频时钟信号CKfd，并比较参考时钟信号CKref与第二分频时钟信号CKfd的频率以及相位的关系。具体地，参考时钟信号CKref的上升沿先于(或后于)第二分频时钟信号CKfd的上升沿，对应地，鉴频鉴相器1110产生一向上(或向下)脉冲作为指示脉冲，该指示脉冲持续的时间为参考时钟信号CKref与第二分频时钟信号CKfd之间的相位差。
电荷泵1120连接鉴频鉴相器1110以接收指示脉冲，环路滤波器1130连接电荷泵1120并发生耦合，对指示脉冲进行滤波，提供增加/降低的控制电压。
压控振荡器(voltage controlled oscillator，VCO)1140连接低通滤波器1130以基于前述增加/降低的控制电压控制，增加/降低压控振荡器1140的振荡频率，进而提供多个频率相同相位不同的振荡时钟信号。优选地，每组相邻相位的两个振荡时钟信号的相位差相同。
分数分频器(Fractional Divider)1150包括多模分频器(Multi-ModulusDivider，MMD)1151、相位旋转器1152和相位插值器1153。多模分频器1151接收压控振荡器1140提供的第一振荡时钟信号并输出第一分频时钟信号CKmmd。相位旋转器1152分别连接压控振荡器1140和多模分频器1151，以基于多个振荡时钟信号对第一分频时钟信号采样并得到多个采样信号。相位插值器1153连接相位旋转器1152，在相邻两个采样信号之间进行线性插值以得到第二分频时钟信号CKfd。进一步地，多模分频器1151、相位旋转器1152和相位插值器1153分别使用不同的控制字组。多模分频器1151采用第一控制字组控制分频比，相位旋转器1152采用第二控制字组选择不同相位的振荡时钟信号，相位插值器1153采用第三控制字组选择不同的相位。其中，相位插值器1153的工作频率为鉴频鉴相器1110的工作频率，并低于压控振荡器1140的工作频率，进而得到的第二分频时钟信号CKfd的分辨率和线性度得以提升。高线性度、高分辨率的相位插值器1153，降低了自身的量化噪声，使得自身引入的量化噪声被完全淹没在锁相环回路的环路白噪声中。
数字处理电路1200连接分数分频器1150。相位累加器1210接收分数分频器1150提供的时钟信号，将其进行相位累加并向分数分频器1150提供第一至第三控制字组。三角积分调制器1220连接分数分频器1150以接收第二分频时钟信号CKfd，并对累加相位后的信号进行调制。波形生成器1230提供多个包含分频比的输出信号，并输出扩频时钟信号SSC。
图2a示出了本申请实施例提供的一种分数分频器的电路示意图，图2b示出了图2a中相位旋转器的时序图。
如图2a所示，分数分频器1150包含多模分频器1151、相位旋转器1152和相位插值器1153。
多模分频器1151连接压控振荡器1140以接收第一振荡时钟信号φ0，对其进行分频处理并输出第一分频时钟信号CKmmd。
相位旋转器1152包含采样单元和选择单元，采样单元基于压控振荡器1140提供的多个相位不同的振荡时钟信号对第一分频时钟信号CKmmd进行采样，进一步地，压控振荡器1140提供相位不同的8个振荡时钟信号φ0-φ7。采样单元包括多个第一级触发器和第二级触发器。第一级触发器包括8个触发器，每个触发器的输入端D连接多模分频器1151并接收第一分频时钟信号CKmmd，触发器的时钟端clk连接压控振荡器1140并分别接收一个震荡时钟信号，触发器的输出端对应的分别输出第一采样信号CK0、第二采样信号CK1、第三采样信号CK2、第四采样信号CK3、第五采样信号CK4、第六采样信号CK5、第七采样信号CK6、第八采样信号CK7。其中，第一采样信号CK0基于第一振荡时钟信号φ0对第一分频时钟信号CKmmd采样得到。第二采样信号CK1基于第二振荡时钟信号φ1对第一分频时钟信号CKmmd采样得到。第三采样信号CK2基于第三振荡时钟信号φ2对第一分频时钟信号CKmmd采样得到。第四采样信号CK3基于第四振荡时钟信号φ3对第一分频时钟信号CKmmd采样得到。第五采样信号CK4基于第五振荡时钟信号φ4对第一分频时钟信号CKmmd采样得到。第六采样信号CK5基于第六振荡时钟信号φ5对第一分频时钟信号CKmmd采样得到。第七采样信号CK6基于第七振荡时钟信号φ6对第一分频时钟信号CKmmd采样得到。第八采样信号CK7基于第八振荡时钟信号φ7对第一分频时钟信号CKmmd采样得到。第二级触发器的输入端连接并接收第一采样信号，时钟端接收第一振荡时钟信号φ0，输出端提供第九采样信号CK8。选择单元包含多工器，多工器的控制端接收第二控制字组PR<2:0>，多工器的输入端连接并接收以多组采样信号，每组采样信号包含两个相邻的采样信号，上述相邻的采样信号以采样信号相位相邻为依据进行甄别。多工器的输出端选择将一组采样信号的两个采样采样信号输出。
相位插值器1153连接相位旋转器1152以接收两个相位相邻的采样信号，并将该两个采样信号作为第一门限信号CKpr0和第二门限信号CKpr1输入至相位插值器1153。第一门限信号CKpr0和第二门限限号CKpr1可以分别为第一采样信号CK0和第二采样信号CK1、或者第二采样信号CK1和第二采样信号CK2等等。相位插值器1153根据所接收的第三控制字组PI<7:0>的控制，并基于第一门限信号CKpr0和第二门限限号CKpr1极性线性插值处理进而得到第二分频时钟信号CKpi。
需要说明的是，相位旋转器1152中的触发器的类型相同，例如选自D触发器，但本实施例的实施仍然可以选择其他边沿触发器。需要说明的是，在第一分频时钟信号CKmmd的半个周期内可以完成至少一次采样以得到第一至第九采样信号。
如图2b所示，第一振荡时钟信号φ0至第八振荡时钟信号φ7的之间依次相差八分之一个周期。对应地，根据本实施例的相位旋转器得到的第二采样信号CK0至第九采样信号CK8可以看为第一采样信号CK0的延时信号，相邻相位的两个采样信号之间的间隔位为振荡时钟信号的八分之一个周期。
图3a示出了本申请实施例提供的另一种分数分频器的电路示意图，图3b示出了图3a中相位旋转器的时序图。
如图3a所示，与如图2a所示的分数分频器相比，本实施例提供的分数分频器的相位旋转器中采样单元的实施方式做了进一步改进，其他部分的工作原理与上述实施例中所示的一致。
相位旋转器2152包括选择单元和采样单元，其中，采样单元包含三级触发器。第一级触发器的输入端连接多模分频器1151并接收第一分频时钟信号CKmmd，时钟端连接压控振荡器1140并接收第一振荡时钟信号φ0，第一级触发器的输出端提供第一中间信号CKm0。第二级触发器包括两个触发器，每个第二级触发器的输入端接收第一中间信号CKm0，一个第二级触发器的时钟端接收第五振荡时钟信号φ4且对应的输出端输出第二中间信号CKm4，另一个第二级触发器的时钟端接收第一振荡时钟信号φ0且对应的输出端输出第三中间信号CKm8。第三级触发器包括两组，第一组第三级触发器包括5个触发器，每个触发器的输入端连接并接收第二中间信号CKm4，每个触发器的时钟端分别接收第一振荡时钟信号φ0、第二振荡时钟信号φ1、第三振荡时钟信号φ2、第四振荡时钟信号φ3、第五振荡时钟信号φ4，对应地，第一组第三级触发器分别得到第一采样信号CK0、第二采样信号CK1、第三采样信号CK2、第四采样信号CK3、第五采样信号CK4。第二组第三级触发器包括4个触发器，每个触发器的输入端连接并接收第三中间信号CKm8，每个触发器的时钟端分别接收第六振荡时钟信号φ5、第七振荡时钟信号φ6、第八振荡时钟信号φ7、第一振荡时钟信号φ0，相对应地，第二组第三级触发器分别得到第六采样信号CK5、第七采样信号CK6、第八采样信号CK7、第九采样信号CK8。需要说明的是，在第一分频时钟信号CKmmd的半个周期内可以完成至少一次采样以得到第一至第九采样信号。
需要说明的是，第五振荡时钟信号φ4与所述第一振荡时钟信号φ0的相位相差180°。相位旋转器2152中的触发器的类型相同，例如选自D触发器，但本实施例的实施仍然可以选择其他边沿触发器。
如图3b所示，第一振荡时钟信号φ0至第八振荡时钟信号φ7的之间的相位依次相差八分之一个周期。对应地，根据本实施例的相位旋转器得到的第二采样信号CK0至第九采样信号CK8可以看为第一采样信号CK0的延时信号，相邻相位的两个采样信号之间的间隔位为振荡时钟信号的八分之一个周期。第一中间信号CKm0与第二中间信号CKm4以及第二中间信号CKm4与第三中间CKm8之间的间隔位为二分之一个振荡周期。
上述实施例采用三级采样得到采样信号，使得相位旋转器2152输出的采样信号的精度更高。
图4示出了本申请实施例提供的一种相位插值器的电路示意图。
其中，如图4所示的相位插值器的实施方式可以配合上述提供的相位旋转器的两种实施方式之一实施以得到本申请提供的分数分频器。
如图4所示，相位插值器1153包含解码器和插值单元。解码器对第三控制字组PI<7:0>进行解码并得到温度计码控制字PIT<255:0>和温度计码互补控制字PITb<255:0>。插值单元包括两个差分对。第一差分对包括第一开关管M1、第二开关管M2、第三开关管M3和第四开关管M4。第一开关管M1的第一通路端和第二开关管M2的第一通路端连接并经由电流源Is接地，电流源Is提供256尾电流。第一开关管M1的控制端连接并接收相位旋转器输出的第一门限信号CKpr0，第二开关管M2的控制端连接并接收相位旋转器输出的第二门限信号CKpr1。第一开关管M1的第二通路端连接第三开关管M3的第一通路端，第二开关管M2的第二通路端连接第四开关管M4的第一通路端。第三开关管M3的第二通路端与第四开关管M4的第二通路端连接并作为第一差分对的输出端。第三开关管M3的控制端连接并接收温度计互补控制字PITb<255:0>，第四开关管M4的控制端连接并接收温度计控制字PIT<255:0>。第二差分对包括第五开关管M5、第六开关管M6、第七开关管M7和第八开关管M8。第五开关管M5的第一通路端和第六开关管的M6的第一通路端连接并经由电流源Is接地，电流源Is提供256尾电流。第五开关管M5的控制端连接并接收第一门限互补信号CKpr0-b，第六开关管M6的控制端连接并接收第二门限互补信号CKpr1-b。第五开关管M5的第二通路端连接第七开关管M7的第一通路端，第六开关管M6的第二通路端连接第八开关管M8的第一通路端。第七开关管M7的第二通路端与第八开关管M8的第二通路端连接并作为第二差分对的输出端。第七开关管M7的控制端连接并接收温度计码互补控制字PITb<255:0>，第八开关管M8的控制端连接并接收温度计码控制字PIT<255:0>。由第一差分对的输出端输出第二分频时钟信号CKpi，和由第二差分对的输出端输出第二分频时钟互补信号。
其中，第一门限信号CKpr0和所述第一门限互补信号CKpr0-b的频率相等、相位相差180°，第二门限信号CKpr1和所述第二门限互补信号CKpr1-b的相位相差180°。对应地，第二分频时钟互补信号和第二分频时钟信号的相位相差180°。
优选地，为提升相位插值器的精度，相位插值器的差值单元中还包括多个电流镜。具体地，第一差分对的输出端连接有第一电流镜，第一电流镜的输出端连接有第二电流镜的输出端并输出第二分频时钟信号CKpi。第二差分对的输出端连接有第三电流镜，第三电流镜的输出端连接有第四电流镜的输出端并输出第二分频时钟互补信号。
其中，第一电流镜由第十开关管M10和第十一开关管M11组成，第一电流镜为基本结构，第十开关管M10的控制端和第十一开关管M11的控制端连接，短接的第十开关管M10的第一通路端作为第一电流镜的输入端连接第一差分对的输出端，第十开关管M10的第二通路端和第十一开关管M11的第二通路端连接并接收一供电电压，第十一开关管M11的第一通路端作为第一电流镜的输出端。优选地，第十开关管M10的控制端和第十一开关管M11的控制端连接的中间节点处连接有一接地的电容C1。
第二电流镜由第十八开关管M18和第十九开关管M19组成，第二电流镜为基本结构，第十八开关管M18的控制端和第十九开关管M19的控制端连接，短接的第十九开关管M19的第一通路端作为第一电流镜的输入端经由第十七开关管M17的通路端连接以供电电压，第十八开关管M18的第二通路端和第十九开关管M19的第二通路端接地，第十八开关管M18的第一通路端作为第二电流镜的输出端。
第三电流镜由第十五开关管M15和第十六开关管M16组成，第三电流镜为基本结构，第十五开关管M15的控制端和第十六开关管M16的控制端连接，短接的第十五开关管M15的第一通路端作为第三电流镜的输入端连接第二差分对的输出端，第十五开关管M15的第二通路端和第十六开关管M16的第二通路端连接并接收一供电电压，第十六开关管M16的第一通路端作为第三电流镜的输出端。优选地，第十五开关管M15的控制端和第十六开关管M16的控制端连接的中间节点处连接有一接地的电容C2。其中，第十五开关管M15的控制端和第十六开关管M16的控制端连接的中间节点连接第十七开关管M17的控制端。
第四电流镜由第十二开关管M12和第十三开关管M13组成，第四电流镜为基本结构，第十二开关管M12的控制端和第十三开关管M13的控制端连接，短接的第十三开关管M13的第一通路端作为第四电流镜的输入端经由第十四开关管M14的通路端连接一供电电压，第十二开关管M12的第二通路端和第十三开关管M13的第二通路端接地，第十二开关管M12的第一通路端作为第四电流镜的输出端。第十四开关管M14的控制端连接第十开关管M10的控制端和第十一开关管M11的控制端连接的中间节点。
优选地，在第一电流镜的输出端和第二电流镜的输出端连接有逻辑单元，进而得到精度更高的第二分频时钟信号。具体地，逻辑单元包括第一至第六非门。第一非门U1和第二非门U2串联，第一非门U1的输入端连接第三电流镜的输出端，第一非门U1的输出端连接第二非门U2的输入端，第二非门U2的输出端输出第二分频时钟互补信号。第三非门U3和第四非门U4串联，第三非门U3的输入端连接第一电流镜的输出端，第三非门U3的输出端连接第四非门U4的输入端，第四非门U4的输出端输出第二分频时钟信号。第五非门U5的输入端连接第一非门U1的输出端，第五非门U5的输出端连接第三非门U3的输出端。第六非门U6的输出端连接第一非门U1的输出端，第六非门U6的输入端连接第三非门U3的输出端。
若相位插值器的插值单元中未设置电流镜等结构，则可以在第一差分对的输出端和第二差分对的输出端之间连接上述逻辑单元，进而得到精度更高的第二分频时钟信号。
需要说明的是，上述开关管例如可以选自晶体管，控制端为晶体管的栅极，第一通路端和第二通路端分别为晶体管的源极和漏极，或者分别为晶体管的漏极和源极。
需要说明的是，上述相位插值器中的解码器的输入端接收八位二进制数组成的第三控制字组。优选地，可以将第三控制字组的高四位解码为15位温度计码控制字作为行地址，将第三控制字组的低四位解码为15位温度计码控制字作为列地址。解码后的行列码作为控制差分对中对应开关管导通和关断的控制字，执行插值操作。
本申请实施例提供的分数分频器中的相位旋转器实现3位精度，相位插值器实现8位精度，上述分数分频器可以实现11位高精度的分频操作。
图5示出本申请实施例提供的分数分频器抑制量化噪声的示意图。
如图5所示，横轴为频率轴，纵轴为量化噪声轴，L1为本申请提供的分数分频器的噪声曲线，L2为现有的分数分频器的噪声曲线。可以看出，本申请的分数分频器的量化噪声相较于现有技术的分数分频器的量化噪声可以降低66dB左右。即，采用本申请提供的分数分频器的分数型分频比锁相环的量化噪声明显降低。
上述提供的分数分频器中的相位插值器根据门限信号和门限互补信号、以及解码后的温度计码控制双差分对，并且分数分频器中的相位旋转器对多模分频器输出的第一分频时钟信号进行多采样，使得分数分频器的频率分辨率和线性度变得更高。相位插值器还设置多个电流镜结构连接于差分对输出端，进一步提升了精度。相位插值器的工作频率与鉴频鉴相器的工作频率相同，且低于压控振荡器的工作频率，使得分数分频器具有更高分辨率和更高线性度。进而分数分频器自身的量化噪声变得更小并淹没在锁相环环路白噪声之中。当分数锁相环的数字处理电路中采用三角积分调制器时，相位插值器的量化噪声大幅度的降低，增加了锁相环环路带宽，从而增强对压控振荡器低频噪声的压制，降低整体环路的噪声或者抖动。
分数分频器的分频比是在数字域实现的，通过对频率的累加得到相位来控制相位旋转器和相位插值器，在数字域通过增加位宽，进本可以实现任意精度的分频比。分频比经过累加得到的相位控制字，低位截断，高M位(本实施例中，M＝11，高M位中的3位提供至相位旋转器、另外8位提供至相位插值器)用来控制相位旋转器和插值器，截断误差会在相位域累加，从而控制分频比在两个分数之间来回跳动，间隔1/2^M，进而使得锁相环实现了任意分频比。当分数锁相环中不包括三角积分调制器，因相位插值器的分辨率已经够高，自身的量化噪声可以比白噪声更低。不包含三角积分调制器的分数锁相环，工作方式非常类似整数锁相环，没有因三角积分调制器引入的高频量化噪声。
同时，本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的结构和方法，可以使用不同的配置方法或调节方法对每个结构或该结构的合理变形来实现所描述的功能，但是这种实现不应认为超出本申请的范围。并且，应理解，本申请实施例中前述的图的放大器各个部件之间的连接关系为示意性举例，并不对本申请实施例造成任何限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (13)

1.一种分数型分频比锁相环，其特征在于，包括：
压控振荡器，提供多个不同相位的振荡时钟信号；以及分数分频器，所述分数分频器包括：
多模数分频器，连接所述压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；
相位旋转器，分别连接所述压控振荡器和所述多模分频器，基于所述多个振荡时钟信号对所述第一分频时钟信号采样并得到多个采样信号；以及
相位插值器，接收相位相邻的两个采样信号并作为第一门限信号和第二门限信号，以根据控制字在所述第一门限信号和所述第二门限信号之间进行线性插值以得到第二分频时钟信号，其中所述相位插值器的工作频率低于所述压控振荡器的工作频率。
2.根据权利要求1所述的分数型分频比锁相环，其特征在于，所述相位旋转器包括：
采样单元，包括多个触发器，每个触发器基于一个振荡时钟信号对所述第一分频信号采样得到对应的采样信号；以及
多工器，连接所述采样单元接收所述多个采样信号，并输出相邻相位的两个采样信号作为第一门限信号和第二门限信号。
3.根据权利要求2所述的分数型分频比锁相环，其特征在于，所述采样单元包括：
第一级触发器，输入端连接所述多模分频器并接收所述第一分频时钟信号，时钟端连接所述压控振荡器并接收第一振荡时钟信号，输出端提供第一中间信号；
第二级触发器，第二级触发器的输入端接收所述第一中间信号，一个第二级触发器的时钟端接收第五振荡时钟信号且对应的输出端输出第二中间信号，一个第二级触发器的时钟端接收所述第一振荡时钟信号且对应的输出端输出第三中间信号；以及
两组第三级触发器，第一组第三级触发器的输入端接收所述第二中间信号，第一组第三级触发器的时钟端分别接收第一至第五振荡时钟信号，第一组第三级触发器的输出端对应的分别输出第一至第五采样信号，第二组第三级触发器的输入端接收所述第三中间信号，第二组第三级触发器的时钟端分别接收第六至第八振荡时钟信号以及第一振荡时钟信号，第二组第三级触发器的输出端对应的分别输出第六至第九采样信号，
其中，所述第九采样信号为所述第一采样信号延时一个所述压控振荡器的工作周期。
4.根据权利要求3所述的分数型分频比锁相环，其特征在于，所述第五振荡时钟信号与所述第一振荡时钟信号的相位相差180°。
5.根据权利要求3所述的分数型分频比锁相环，其特征在于，每组相邻相位的两个振荡时钟信号的相位差相同。
6.根据权利要求1所述的分数型分频比锁相环，其特征在于，所述相位插值器包括：
解码器，对所述控制字解码得到温度计码；以及
插值单元，包括第一差分对和所述第二差分对，所述第一差分对基于所述第一门限信号、所述第二门限信号、以及所述温度计码的控制分配电流源以得到第二分频时钟信号；第二差分对基于所述第一门限互补信号、第二门限互补信号、以及所述温度计码的控制分配电流源以得到第二分频时钟互补信号。
7.根据权利要求6所述的分数型分频比锁相环，其特征在于，所述第一门限信号和所述第一门限互补信号的相位相差180°，第二门限信号和所述第二门限互补信号的相位相差180°。
8.根据权利要求6所述的分数型分频比锁相环，其特征在于，所述第一差分对包括第一开关管、第二开关管、第三开关管以及第四开关管，
第一开关管的第一通路端连接并经由电流源接地，电流源提供多路电流，第一开关管的控制端连接并接收所述相位旋转器输出的第一门限信号；
第二开关管的控制端连接并接收所述相位旋转器输出的第二门限信号，第二开关管的第一通路端连接所述第一开关管的第一通路端；
第三开关管的第一通路端连接第一开关管的第二通路端，第三开关管的控制端连接并接收温度计码互补控制字；以及
第四开关管的第一通路端连接第二开关管的第二通路端，第四开关管的控制端连接并接收温度计码控制字，第三开关管的第二通路端与第四开关管的第二通路端连接并作为第一差分对的输出端。
9.根据权利要求6所述的分数型分频比锁相环，其特征在于，所述第二差分对包括第五开关管、第六开关管、第七开关管以及第八开关管，
第五开关管的第一通路端连接并经由电流源接地，电流源提供多路电流，第五开关管的控制端连接并接收所述第一门限互补信号；
第六开关管的控制端连接并接收所述第二门限互补信号，第六开关管的第一通路端连接所述第五开关管的第一通路端；
第七开关管的第一通路端连接第五开关管的第二通路端，第七开关管的控制端连接并接收温度计码互补控制字；以及
第八开关管的第一通路端连接第六开关管的第二通路端，第八开关管的控制端连接并接收温度计码控制字，第七开关管的第二通路端与第八开关管的第二通路端连接并作为第二差分对的输出端。
10.根据权利要求6所述的分数型分频比锁相环，其特征在于，所述第一差分对和/或所述第二差分对的输出端连接有至少一个电流镜。
11.根据权利要求6所述的分数型分频比锁相环，其特征在于，所述解码器将所述控制字的前N位码解码为温度计码并作为行地址，将所述控制字的后N位码解码为温度计码并作为行地址，所述控制字的位数为2*N，N为正整数。
12.根据权利要求1所述的分数型分频比锁相环，其特征在于，还包括：
鉴频鉴相器，接收参考时钟信号，以及连接所述分数分频器以接收所述第二分频时钟信号，比较所述参考时钟信号和所述第二分频时钟信号之间的频率以及相位的关系并得到指示脉冲；
耦合的电荷泵和环路滤波器，多所述指示脉冲滤波并得到控制电压。
13.根据权利要求12所述的分数型分频比锁相环，其特征在于，所述压控振荡器连接所述环路滤波器，根据所述控制电压得到所述多个振荡时钟信号。
CN202010793366.4A 2020-08-10 2020-08-10 一种分数型分频比锁相环 Pending CN113783568A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010793366.4A CN113783568A (zh) 2020-08-10 2020-08-10 一种分数型分频比锁相环

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010793366.4A CN113783568A (zh) 2020-08-10 2020-08-10 一种分数型分频比锁相环

Publications (1)

Publication Number Publication Date
CN113783568A true CN113783568A (zh) 2021-12-10

Family

ID=78835114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010793366.4A Pending CN113783568A (zh) 2020-08-10 2020-08-10 一种分数型分频比锁相环

Country Status (1)

Country Link
CN (1) CN113783568A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114421967A (zh) * 2022-01-24 2022-04-29 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
TWI824752B (zh) * 2022-06-22 2023-12-01 智原科技股份有限公司 具有脈衝濾波器的時鐘和資料恢復裝置和其操作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114421967A (zh) * 2022-01-24 2022-04-29 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
CN114421967B (zh) * 2022-01-24 2024-05-31 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
TWI824752B (zh) * 2022-06-22 2023-12-01 智原科技股份有限公司 具有脈衝濾波器的時鐘和資料恢復裝置和其操作方法
US11949423B2 (en) 2022-06-22 2024-04-02 Faraday Technology Corp. Clock and data recovery device with pulse filter and operation method thereof

Similar Documents

Publication Publication Date Title
US10686584B2 (en) Quadrature and duty cycle error correction in matrix phase lock loop
US10855294B2 (en) High linearity phase interpolator
Zanuso et al. A wideband 3.6 GHz digital ΔΣ fractional-N PLL with phase interpolation divider and digital spur cancellation
US8634509B2 (en) Synchronized clock phase interpolator
US8008955B2 (en) Semiconductor device
WO2017160947A1 (en) Fractional-n phase lock loop apparatus and method using multielement fractional dividers
CN112042125A (zh) 用于锁相环路中精细控制相位/频率偏移的方法和电路
CN108199699B (zh) 一种占空比稳定和低抖动时钟电路
US8841951B2 (en) Apparatus for controlling duty ratio of signal
US20170005786A1 (en) Programmable frequency divider providing a fifty-percent duty-cycle output over a range of divide factors
US20080290954A1 (en) Fractional-N phase locked loop
CN113783568A (zh) 一种分数型分频比锁相环
Sotiriadis et al. Direct all-digital frequency synthesis techniques, spurs suppression, and deterministic jitter correction
US6850177B2 (en) Digital to analog convertor
US20030050030A1 (en) Generation of a phase locked loop output signal having reduced spurious spectral components
Yang et al. A $\Delta {-}\Sigma $ PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology
CN115276646A (zh) 一种低噪声级联小数锁相环
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
US9019017B2 (en) Digitally controlled oscillator and digital PLL including the same
KR0149126B1 (ko) 혼합형 주파수 합성기
US11784651B2 (en) Circuitry and methods for fractional division of high-frequency clock signals
US20070252620A1 (en) Phase offset control phase-frequency detector
Rhee Multi-bit delta-sigma modulation technique for fractional-N frequency synthesizers
Rahkonen et al. A DDS synthesizer with digital time domain interpolator
EP1145440A1 (en) Low jitter high phase resolution pll-based timing recovery system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination