CN113764336B - 半导体结构与其形成方法 - Google Patents

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Abstract

半导体结构的形成方法包括:形成开口穿过介电材料层,以物理露出基板之中或之上的导电材料部分的上表面。形成金属氮化物衬垫层于开口的侧壁上与导电材料部分的上表面上。金属粘着层包含铜与非铜的至少一过渡金属的合金,并形成金属氮化物层的内侧侧壁上。铜填充材料部分可形成于金属粘着层的内侧侧壁上。金属粘着层为热稳定,且在后续的热工艺时维持无孔洞,且热工艺可包含使铜填充材料部分再流动。再流动工艺之后,可视情况沉积额外的铜填充材料部分。

Description

半导体结构与其形成方法
技术领域
本发明实施例关于半导体装置,更特别关于含有热稳定的铜合金粘着层的金属内连线结构与其形成方法。
背景技术
在狭窄空间中填充铜具有挑战性,因为沉积的铜通常不完全覆盖下方表面。如此一来,沉积铜之后易形成孔洞。具体而言,沉积铜以形成微细间距的铜内连线结构时,由于铜在粘着层上的迁移率低,因此铜倾向聚集于粘着层上。此外,粘着层的热稳定性不足,后续铜再流动工艺时会形成空洞于粘着层中。因此微细间距的铜内连线结构中的铜填充层易产生空洞,并造成铜内连线结构中的电性开路。这些缺陷会负面影响进阶半导体装置中的芯片良率。
发明内容
本发明一实施例提供的半导体结构的形成方法,包括:形成介电材料层于基板之中或之上的导电材料部分上;形成开口穿过介电材料层,其中开口的底部物理露出导电材料部分的上表面;形成含铜与非铜的至少一过渡金属的合金的金属粘着层于开口的侧壁与导电材料部分的上表面上;以及形成铜填充材料部分于金属粘着层的内侧侧壁上。
本发明一实施例提供的半导体结构的形成方法,包括:形成开口穿过基板上的介电材料层;形成含铜与非铜的至少一过渡金属的合金的金属粘着层于开口的侧壁上;沉积第一铜填充材料层于金属粘着层上;以及使第一铜填充材料层中的铜再流动,以形成第一铜填充材料部分。
本发明一实施例提供的半导体结构,包括:第一金属内连线结构埋置于第一介电材料层中并位于基板上,其中第一金属内连线结构包括:金属粘着层,包括铜与非铜的至少一过渡金属的合金,并位于第一介电材料层的侧壁上;以及第一铜填充材料部分,位于金属粘着层的内侧侧壁上,其中金属粘着层中的至少一过渡金属的局部原子浓度峰值的位置远离金属粘着层的外侧侧壁。
附图说明
图1是本发明一实施例中,含有半导体装置与金属内连线结构的例示性结构的垂直剖视图。
图2是本发明一实施例中,形成下方导电材料部分、蚀刻停止介电层、与介电材料层之后的例示性结构的部分垂直剖视图。
图3是本发明一实施例中,形成开口穿过介电材料层之后的例示性结构的部分垂直剖视图。
图4是本发明一实施例中,形成金属氮化物衬垫层之后的例示性结构的部分垂直剖视图。
图5A是本发明一实施例中,形成具有第一设置的金属粘着层之后的例示性结构的部分垂直剖视图。
图5B是本发明一实施例中,形成具有第二设置的金属粘着层之后的例示性结构的部分垂直剖视图。
图5C是本发明一实施例中,形成具有第三设置的金属粘着层之后的例示性结构的部分垂直剖视图。
图5D是本发明一实施例中,形成具有第四设置的金属粘着层之后的例示性结构的部分垂直剖视图。
图6是本发明一实施例中,沉积第一铜填充材料层之后的例示性结构的部分垂直剖视图。
图7是本发明一实施例中,使第一铜填充材料层再流动以形成第一铜填充材料部分之后的例示性结构的部分垂直剖视图。
图8是本发明一实施例中,形成第二铜填充材料层之后的例示性结构的部分垂直剖视图。
图9A是本发明一实施例中,移除介电材料层的上表面上的导电材料的多余部分以形成金属内连线结构之后的例示性结构的部分垂直剖视图。
图9B是本发明一实施例中,图9A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图10是本发明一实施例中,形成第一铜填充材料层之后的例示性结构的第一其他实施例的部分垂直剖视图。
图11A是本发明的一实施例中,移除介电材料的上表面上的导电材料的多余部分以形成金属内连线结构之后的例示性结构的第一其他实施例的部分垂直剖视图。
图11B是本发明一实施例中,图11A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图12A是本发明一实施例中,形成金属内连线结构之后的例示性结构的第二其他实施例的部分垂直剖视图。
图12B是本发明一实施例中,图12A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图13A是本发明一实施例中,形成金属内连线结构之后的例示性结构的第三其他实施例的部分垂直剖视图。
图13B是本发明一实施例中,图13A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图14A是本发明一实施例中,形成金属内连线结构之后的例示性结构的第四其他实施例的部分垂直剖视图。
图14B是本发明一实施例中,图14A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图15A是本发明一实施例中,形成金属内连线结构之后的例示性结构的第五其他实施例的部分垂直剖视图。
图15B是本发明一实施例中,图15A的例示性结构省略金属氮化物衬垫层的另一设置的垂直剖视图。
图16A至16D分别为图5A、5B、5C、及5D的例示性结构的金属内连线结构的第一设置、第二设置、第三设置、与第四设置的材料组成图。
图17是本发明实施例中,方法的一般工艺步骤的第一流程图。
图18是本发明实施例中,方法的一般工艺步骤的第二流程图。
符号说明
L0:接点层结构
L1:第一内连线层结构
L2:第二内连线层结构
L3:第三内连线层结构
L4:第四内连线层结构
L5:第五内连线层结构
L6:第六内连线层结构
L7:第七内连线层结构
t_mal,t_mnl:厚度
8:基板
10:半导体材料层
12:浅沟槽隔离结构
14:主动区
15:半导体通道
18:金属-半导体合金区
20:栅极结构
22:栅极介电层
24:栅极
26:介电栅极间隔物
28:介电栅极盖
30:内连线层介电层
31A:平坦化介电层
31B:第一内连线层介电层
32:第二内连线层介电层
33:第三内连线层介电层
34:第四内连线层介电层
35:第五内连线层介电层
36:第六内连线层介电层
37:第七内连线层介电层
40,120,140:金属内连线结构
41B:接点通孔结构
41L:第一金属线路
41V:接点通孔结构
42L:第二金属线路
42V:第一金属通孔结构
43L:第三金属线路
43V:第二金属通孔结构
44L:第四金属线路
44V:第三金属通孔结构
45L:第五金属线路
45V:第四金属通孔结构
46L:第六金属线路
46V:第五金属通孔结构
47B:金属接合垫
47V:第六金属通孔结构
110:混合层
122,142:金属氮化物衬垫层
124,144:金属粘着层
126:金属填充材料部分
131:开口
132:蚀刻停止介电层
131’:空洞
134:介电材料层
137:光刻胶层
146:第一铜填充材料部分
146L:第一铜填充材料层
148:第二铜填充材料部分
148L:第二铜填充材料层
330:互补式金属氧化物半导体电路
441,443:过渡金属层
442:铜层
1710,1720,1730,1740,1750,1810,1820,1830,1840,1850:步骤
具体实施方式
下述详细描述可搭配附图说明,以利理解本发明的各方面。值得注意的是,各种结构仅用于说明目的而未按比例绘制,如本业常态。实际上为了清楚说明,可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本发明。举例来说,形成第一构件于第二构件上的叙述包含两者直接接触,或两者之间隔有其他额外构件而非直接接触。此外,本发明的多种实例可重复采用相同标号以求简洁,但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外,本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中,结构可直接接触另一结构,或可形成额外结构于结构及另一结构之间。此外,空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。设备亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。具有相同标号的单元预设为具有相同材料组成,除非另外说明。
一般而言,本发明实施例的结构与方法可用于形成金属内连线结构如金属通孔结构、金属线路结构、与集成线路与通孔结构,其可整合至含有至少一半导体装置的半导体晶粒。本发明实施例的金属内连线结构包括金属氮化物衬垫层、含铜与至少一非铜过渡金属的合金的金属粘着层、与基本上由铜组成的铜填充材料部分。非铜过渡金属可增进铜填充材料部分与金属氮化物衬垫层之间的粘着性。铜与金属粘着层中非铜的至少一过渡金属互相混合,可增加金属粘着层的热稳定性,使后续退火工艺(如再流动铜材料部分所用的再流动工艺)时的金属粘着层维持顺应性且不会形成孔洞于其中。金属粘着层的形成方法可为交错形成至少一过渡金属层与至少一铜层,且视情况诱发沉积的材料层之间的互相扩散;或者同时沉积至少一过渡金属与铜。金属粘着层所增进的粘着性,可使金属内连线结构含铜填充层而不具有孔洞,且可增进半导体晶粒中的金属内连线结构的良率。本发明实施例的方法与结构可提供连续的铜层覆盖于粘着层上,因此即使在小尺寸仍可抑制铜聚集且可形成无孔洞的连续铜填充结构。本发明实施例的多种结构与方法将详述于下。
如图1所示,本发明一实施例的例示性结构包含半导体装置与金属内连线结构。例示性结构包括基板8,其可包含半导体材料层10。基板8可包含半导体基体基板如硅基板,其中半导体材料层自基板8的上表面连续延伸至基板8的下表面,或者绝缘层上半导体层包括半导体材料层10如顶部的半导体层位于埋置的绝缘层(如氧化硅层)上。例示性结构可包含本技术领域已知的任何半导体装置,其可包含场效晶体管、存储器单元的阵列、电容器、电感、天线、及/或其他被动装置。
举例来说,场效晶体管可形成于半导体材料层10之上及/或之中。在此实施例中,可形成浅沟槽隔离结构12于半导体材料层10的上侧部分中,其形成方法可为形成浅沟槽,接着将介电材料如氧化硅填入浅沟槽。多种掺杂井(未图示)可形成于半导体材料层10的上侧部分的多种区域中,其形成方法可为进行遮罩的离子布植工艺。
可沉积与图案化栅极介电层、栅极层、与栅极盖介电层,以形成栅极结构20于基板8的上表面上,每一栅极结构20可包含栅极介电层22、栅极24、与介电栅极盖28的垂直堆叠。此处的垂直堆叠可视作栅极堆叠(22,24,28)。可进行离子布植工艺以形成延伸布植区,其可包含源极延伸区与漏极延伸区。介电栅极间隔物26可形成于栅极堆叠(22,24,28)周围。栅极堆叠(22,24,28)与介电栅极间隔物26的每一组件构成栅极结构20。可采用栅极结构20作为自对准的布植遮罩进行额外离子布植工艺以形成深主动区,其可包含深源极区与深漏极区。深主动区的上侧部分可与延伸布植区的部分重叠。延伸布植区与深主动区的任何组合可构成主动区14,其可为源极区或漏极区,端视偏置电压而定。半导体通道15可形成于每一栅极堆叠(22,24,28)之下与相邻成对的主动区14之间。金属-半导体合金区18可形成于每一主动区14的上表面上。场效晶体管可形成于半导体材料层10上。每一场效晶体管可包含栅极结构20、半导体通道15、一对主动区14(一者作为源极区且另一者作为漏极区)、与视情况形成的金属-半导体合金区18。可提供互补式金属氧化物半导体电路330于半导体材料层10上,其可包含周边电路以用于之后形成的电阻式存储器单元的阵列。
接着可形成多种内连线层结构(L0,L1,L2,L3,L4,L5,L6,L7)。在所述例子中,内连线层结构(L0,L1,L2,L3,L4,L5,L6,L7)可包含接点层结构L0、第一内连线层结构L1、第二内连线层结构L2、第三内连线层结构L3、第四内连线层结构L4、第五内连线层结构L5、第六内连线层结构L6、与第七内连线层结构L7。虽然本发明实施例采用八层的内连线层结构(L0,L1,L2,L3,L4,L5,L6,L7),但此处说明的实施例可直接采用内连线层结构(L0,L1,L2,L3,L4,L5,L6,L7)中总层数大于或等于1的任何内连线结构。
接点层结构L0可包括含有平坦化介电材料如氧化硅的平坦化介电层31A,与多种接点通孔结构41B以接触个别的主动区14或栅极24并埋置于平坦化介电层31A中。第一内连线层结构L1可包含第一内连线层介电层31B与第一金属线路41L埋置于第一内连线层介电层31B中。第一内连线层介电层31B亦可视作第一线路层介电层。第一金属线路41L可接触个别的接点通孔结构41V。第二内连线层结构L2可包含第二内连线层介电层32,其可包含第一通孔层介电材料层与第二线路层介电材料层的堆叠,或线路与通孔层介电材料层。第二内连线层介电层32可埋置第二内连线层金属内连线结构(42V,42L),其可包含第一金属通孔结构42V与第二金属线路42L。第二金属线路42L的上表面可与第二内连线层介电层32的上表面共平面。
第三内连线层结构L3可包含第三内连线层介电层33以埋置第三内连线层金属内连线结构(43V,43L),其可包含第二金属通孔结构43V与第三金属线路43L。第四内连线层结构L4可包含第四内连线层介电层34以埋置第四内连线层金属内连线结构(44V,44L),其可包含第三金属通孔结构44V与第四金属线路44L。第五内连线层结构L5可包含第五内连线层介电层35以埋置第五内连线层金属内连线结构(45V,45L),其可包含第四金属通孔结构45V与第五金属线路45L。第六内连线层结构L6可包含第六内连线层介电层36以埋置第六内连线层金属内连线结构(46V,46L),其可包含第五金属通孔结构46V与第六金属线路46L。第七内连线层结构L7可包含第七内连线层介电层37以埋置第六金属通孔结构47V(其可为第七内连线层金属内连线结构)与金属接合垫47B。金属接合垫47B可设置以用于焊料接合(其可采用C4球接合或打线接合),或设置以用于金属对金属接合(如铜对铜接合)。
每一内连线层介电层可视作内连线层介电层30。每一内连线层金属内连线结构可视作金属内连线结构40。金属通孔结构与上方的金属线路的每一组合可位于相同的内连线层结构(L2至L7)中,其形成方法可为采用两个单镶嵌工艺所按序形成的两个分开结构,或采用双镶嵌工艺所同时形成的单一结构。每一金属内连线结构40可包含个别的金属衬垫层(如厚度为2nm至20nm的氮化钛、氮化钽、或氮化钨层),与个别的金属填充材料(如钨、铜、钴、钼、钌、其他金属元素、或上述的组合或合金)。多种蚀刻停止介电层(未图示)与介电盖层(未图示)可夹设于垂直的相邻成对的内连线层介电层30之间,或结合至一或多个内连线层介电层30中。
图2是制造时的图1的例示性结构的一部分。图2所示的部分包括内连线层介电层30,其可为图1所示的介电材料层(如第一内连线层介电层31B至第七内连线层介电层37)的任一者。上述的内连线层介电层30包含介电材料层134,其包含层间介电材料如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、非孔洞的有机硅酸盐玻璃(如碳氢氧化硅介电层)、或孔洞的有机硅酸盐玻璃。在一实施例中,介电材料层134可包含介电常数为约1.4至2.7的孔洞介电材料及/或可由介电常数为约1.4至2.7的孔洞介电材料组成。介电材料层134的厚度可为50nm至600nm如100nm至300nm,但亦可采用较小或较大厚度。内连线层介电层30可视情况包含蚀刻停止介电层132,且可在形成介电材料层134之前形成蚀刻停止介电层132。蚀刻停止介电层132可包含介电材料,其于非等向蚀刻工艺时可比介电材料层134提供更高的抗蚀刻性。举例来说,蚀刻停止介电层132可包含碳氮化硅、氮氧化硅、或氮化硅。蚀刻停止介电层132的厚度可为3nm至30nm,但亦可采用较小或较大的厚度。
下方导电材料部分如金属内连线结构120亦如图所示,其位于内连线层介电层30之下。下方导电材料部分如金属内连线结构120可埋置于下方混合层110中。在一实施例中,下方导电材料部分如金属内连线结构120可为最顶部的金属内连线结构以外的任何金属内连线结构40,比如金属接合垫47B以外的任何金属内连线结构40。在一实施例中,下方的导电材料部分如金属内连线结构120可为金属通孔结构、金属线路结构、或集成线路与通孔结构。在此实施例中,下方混合层110可为另一内连线层介电层30,其位于上方的内连线层介电层30之下。在其他实施例中,下方导电材料部分如金属内连线结构120可为半导体装置的导电构件(如节点),比如场效晶体管的栅极24或场效晶体管的金属-半导体合金区18或主动区14(如源极区或漏极区)。在此实施例中,下方的混合层110可为横向围绕导电构件的混合材料层,比如半导体材料层10及/或浅沟槽隔离结构12,或介电栅极间隔物26及/或最底部的内连线层介电层30(其横向围绕栅极24)。一般而言,半导体装置可形成于基板8上,而导电材料部分如金属内连线结构120可包含半导体装置的节点或额外的金属内连线结构40位于基板8上并电性连接至半导体装置的节点。
在所述例子中,比如下方金属内连线结构如金属内连线结构120包括金属通孔结构、金属线路结构、或集成线路与通孔结构的实施例中,下方金属内连线结构120可包含金属氮化物衬垫层122、视情况形成的金属粘着层124、与金属填充材料部分126。在一些实施例中,金属氮化物衬垫层122可与后续形成于内连线层介电层30中的金属内连线结构的金属氮化物衬垫层的材料组成相同,而金属填充材料部分126可为基本上由铜组成的铜填充材料部分。在其他实施例中,下方金属内连线结构120的金属填充材料部分126可包含铜以外的金属,其可包含钨、钼、钴、钌、或类似物。其他合适的金属填充材料亦属本发明实施例的范围。
如图3所示,可施加光刻胶层137于内连线层介电层30的上表面上。可微影图案化光刻胶层137以形成开口穿过光刻胶层。虽然图3只包含单一开口,本技术领域中技术人员应理解可形成多个开口穿过光刻胶层137。多个开口可包含金属线路结构的图案,或可包含金属通孔结构的图案。可进行非等向蚀刻工艺,使光刻胶层137中的图案转移穿过内连线层介电层30。开口131可穿过内连线层介电层30。开口131可自内连线层介电层30的上表面垂直延伸至内连线层介电层30的下表面。穿过内连线层介电层30的开口131的底部可物理露出下方的金属内连线结构120的上表面。接着可移除光刻胶层137,且移除方法可为灰化。在其他实施例中,可采用两个光刻胶层137与两道非等向蚀刻工艺进行两道微影图案化工艺而形成集成线路与通孔空洞如开口131,以取代单一微影图案化工艺与单一非等向蚀刻工艺的组合。集成线路与通孔空洞可包含至少一通孔状开口于下侧部分中,以及线路空洞以连接至上侧部分中的至少一通孔状开口的每一者。
每一开口131的深宽比(如开口131的深度与宽度的比例)可为0.01至30,但亦可采用较小或较大的深宽比。在一些实施例中,开口131的深宽比可为1至30,如3至15。在这些实施例中,填满开口131的所有体积具有挑战性,且本发明实施例的方法与结构在形成完全填充的金属内连线结构时具有明显优点。然而应理解本发明实施例的方法与结构的优点亦可用于深宽比小于3(如小于1)的开口。
虽然例示性结构的所示部分为单独存在的开口131,但应理解穿过内连线层介电层30的开口131可为阵列设置。举例来说,若内连线层介电层30包括线路层的介电材料层,开口131可为线状空洞的一维周期性阵列,其可沿着相同的水平方向横向延伸。在一些实施例中,线路空洞的一维周期性阵列的间距可为微影最小间距,比如形成开口131所用的微影曝光与显影工具所能产生的最小间距。若内连线层介电层30包括通孔层内连线层介电层,则开口131可形成为通孔空洞的阵列,其可包含二维的通孔空洞阵列或一维的通孔空洞阵列。在一些实施例中,通孔空洞的间距可为微影的最小间距。在一些实施例中,开口131沿着至少一水平方向可具有周期性的间距,其可为10nm至200nm,如20nm至100nm。
本发明实施例的附图中,水平方向与垂直方向的比例不同。本发明实施例的方法与结构可用于大范围的深宽比。举例来说,本发明实施例的金属内连线结构中的开口深宽比可大于1,且可为1至30如2至15。此外,虽然图3所示的实施例中穿过内连线层介电层30的开口131的宽度小于下方的金属内连线结构120的宽度,实施例可明确用于开口131的宽度大于下方的金属内连线结构120的宽度的情况。
如图4所示,可视情况形成金属氮化物衬垫层142于穿过内连线层介电层30的每一开口131中,与内连线层介电层30的上表面上。金属氮化物衬垫层142可为视情况形成的构件,因此可或可不形成金属氮化物衬垫层142。金属氮化物衬垫层142可包含导电金属材料如氮化钛、氮化钽、氮化钨、上述的合金、或上述的堆叠。金属氮化物衬垫层142的形成方法可为物理气相沉积、化学气相沉积、或原子层沉积。金属氮化物衬垫层142自穿过内连线层介电层30的每一开口131的侧壁上测量的厚度可为0.5nm至5nm,如1nm至3nm,但亦可采用较小或较大的厚度。金属氮化物衬垫层142可接触下方的金属内连线结构120的物理露出的上表面、穿过内连线层介电层30的每一开口的侧壁、以及内连线层介电层30的上表面。空洞131’存在于每一开口131的未填满空间中。
图5A至图5D显示后续工艺步骤中,例示性结构的多种设置,其中金属粘着层144可形成于金属氮化物衬垫层142上。一般而言,金属粘着层144包括铜与非铜的至少一过渡金属的合金,及/或基本上由铜与非铜的至少一过渡金属的合金组成。至少一过渡金属可为单一过渡金属或多个过渡金属。至少一过渡金属可包含一或多个过渡金属,其可与铜的合金形式增进铜对金属氮化物衬垫层142的材料的粘着性。举例来说,至少一过渡金属可包含钴、钌、钽、钼、与钨的一或多个元素。金属粘着层144可直接沉积于金属氮化物衬垫层142的内侧侧壁上,并直接沉积于金属氮化物衬垫层142的水平表面上。
如图5A所示,例示性结构的第一设置可包含金属粘着层144,其形成方法为沉积至少一过渡金属层(441,443)与至少一铜层(442)的堆叠。至少一过渡金属层(441,443)的每一者基本上由至少一过渡金属组成,比如钴、钌、钽、钼、或钨。在一实施例中,至少一过渡金属层(441,443)的每一者基本上可由单一的过渡金属如钴、钌、钽、钼、或钨组成。在两个或更多个过渡金属层(441,443)存在的实施例中,两个或更多个过渡金属层(441,443)基本上可由相同的过渡金属组成,或可包含多种过渡金属。换言之,不同的过渡金属层(441,443)可包含不同的过渡金属元素。在另一实施例中,一或多个至少一过渡金属层(441,443)可包含至少两个过渡金属元素的金属间合金,及/或基本上可由至少两个过渡金属元素的金属间合金组成。举例来说,金属间合金可包含钴、钌、钽、钼、及/或钨的金属间合金,及/或基本上可由钴、钌、钽、钼、及/或钨的金属间合金组成。在一实施例中,至少一过渡金属层(441,443)的每一者基本上可由钴组成。至少一铜层442的每一者基本上可由铜组成。至少一铜层442可包含单一铜层或多个铜层。
在一实施例中,可在沉积至少一过渡金属层(441,443)的一者前,先沉积一或多个至少一铜层442。换言之,可在沉积最远离金属氮化物衬垫层142(比如最后沉积的金属氮化物衬垫层)的过渡金属层之前,先沉积一或多个至少一铜层442。在一实施例中,至少一过渡金属层(441,443)包含至少两个过渡金属层(441,443),且至少一铜层442的一者可沉积于至少两个过渡金属层的一者(如过渡金属层441)的沉积步骤之后,以及至少两个过渡金属层的另一者(如过渡金属层443)的沉积步骤之前。
至少一过渡金属层(441,443)的每一者的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。至少一铜层442的每一者的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。金属粘着层144的总厚度,比如至少一过渡金属层(441,443)与至少一铜层442的总厚度可为0.5nm至10nm,比如1nm至6nm,但亦可采用较小或较大的厚度。至少一过渡金属层(441,443)的每一者的厚度可为约一个单层、小于一个单层、或超过一个单层。至少一铜层442的每一者的厚度可为约一个单层、小于一个单层、或超过一个单层。
在一或多个至少一过渡金属层(441,443)与至少一铜层442的厚度小于一个单层的实施例中,至少一过渡金属层(441,443)与至少一铜层442的原子可互相扩散。在额外或其他实施例中,沉积至少一过渡金属层(441,443)与至少一铜层442时,及/或在后续热处理步骤时,至少一过渡金属层(441,443)与至少一铜层442的原子可互相热扩散。在至少一过渡金属层(441,443)的过渡金属原子与至少一铜层442的铜原子未完全互相扩散的实施例中,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关。换言之,在金属氮化物衬垫层142的组成未经由相互扩散而完全均质化的实施例中,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关。
可视情况进行等离子体处理工艺或热退火工艺,以增进至少一过渡金属层(441,443)与至少一铜层442的原子互相扩散。在一实施例中,可在层状物堆叠上进行等离子体处理工艺,以增进含有至少一过渡金属层(441,443)与至少一铜层442的层状物堆叠的组成一致性。举例来说,可进行氢等离子体处理工艺以增加至少一过渡金属层(441,443)与至少一铜层442的原子的互相扩散。在一实施例中,可进行热退火工艺以有效增进含有至少一过渡金属层(441,443)与至少一铜层442的层状物堆叠的组成一致性。热退火所升高的温度可为150℃至400℃,比如200℃至350℃。
一旦形成金属粘着层144与视情况进行组成均质化工艺之后,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关,比如与自金属氮化物衬垫层142的内侧侧壁的距离相关。在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值的位置,可远离金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。举例来说,至少一过渡金属的局部原子浓度峰值的位置与金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如金属粘着层144接触内连线层介电层30的侧壁的垂直或锥形部分的厚度)的10%至100%。在一些实施例中,金属粘着层144中的最小铜原子浓度的位置远离金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。在一些实施例中,金属粘着层144中的最小铜原子浓度的位置与金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如内连线层介电层30的侧壁上的金属粘着层144的厚度)的10%至100%。
如图5A所示,沉积两个过渡金属层(441,443)与一个铜层442所形成的金属粘着层144的设置,且此处明确说明两个或更多个过渡金属层与两个或更多个铜层交错的设置。过渡金属层(441,443)的总数一般可为1至5,且铜层442的总数一般可为1至5。
如图5B所示的例示性结构的第二设置,其包含的金属粘着层144的形成方法,可为沉积铜层442与过渡金属层443的堆叠。在此设置中,可先沉积铜层442,并可沉积过渡金属层443于于铜层442上。铜层442基本上由铜组成。过渡金属层443可与图5A所示的例示性结构的第一设置中的任何过渡金属层(441,443)的材料组成相同。举例来说,过渡金属层443基本上可由至少一过渡金属如钴、钌、钽、钼、或钨组成。在一实施例中,过渡金属层443基本上由钴、钌、钽、钼、或钨的单一过渡金属组成。在另一实施例中,过渡金属层443基本上可由至少两种过渡金属元素的金属间合金组成。举例来说,金属间和金可包含钴、钌、钽、钼、及/或钨的金属间合金,或基本上可由钴、钌、钽、钼、及/或钨的金属间合金组成。在一实施例中,过渡金属层443基本上由钴组成。
铜层442的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。过渡金属层443的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。金属粘着层144的总厚度,比如过渡金属层443与铜层442的总厚度可为0.5nm至10nm如1nm至6nm,但亦可采用较小或较大的厚度。过渡金属层443的厚度可为约一个单层、小于一个单层、或大于一个单层。铜层442的厚度可为约一个单层、小于一个单层、或大于一个单层。
在一或多个过渡金属层443与铜层442的厚度小于一个单层的实施例中,过渡金属层443与铜层442的原子互相扩散。在额外实施例或其他实施例中,沉积过渡金属层443及/或后续热处理步骤时,过渡金属层443与铜层442的原子互相热扩散。在过渡金属层443与铜层442的过渡金属原子与铜原子的互相扩散不完全的实施例中,金属粘着层144的组成调整可与自金属氮化物衬垫层142的距离相关。换言之,在金属氮化物衬垫层142的组成未经由互相扩散而完全均质化的实施例中,金属粘着层144的组成调整可与自金属氮化物衬垫层142的距离相关。
可视情况进行等离子体处理制成或热退火工艺,以增进过渡金属层443与铜层442的原子互相扩散。在一实施例中,可在层状物堆叠上进行等离子体处理工艺,以有效增进含有过渡金属层443与铜层442的层状物堆叠的组成一致性。举例来说,可进行氢等离子体处理工艺以增加过渡金属层443与铜层442的原子的互相扩散。在一实施例中,可进行热处理工艺以有效增进含有过渡金属层443与铜层442的层状物堆叠的组成一致性。
一旦形成金属粘着层144与视情况进行的组成均质化工艺(若采用)之后,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关,比如与自金属氮化物衬垫层142的内侧侧壁的距离相关。在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值的位置可远离金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值可在金属粘着层144的物理露出的内侧侧壁上。在一些实施例中,金属粘着层144中的局部铜原子最大浓度可在金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)上。
如图5C所示,例示性结构的第三设置包括金属粘着层144,其形成方法可为沉积过渡金属层441与铜层442的堆叠。在此设置中,可先沉积过渡金属层441,并可沉积铜层442于过渡金属层441上。过渡金属层441的材料组成,可与图5A所示的例示性结构的第一设置中的任何过渡金属层(441,443)的材料组成相同。举例来说,过渡金属层441的组成基本上由至少一过渡金属如钴、钌、钽、钼、或钨组成。在一实施例中,过渡金属层441的组成基本上由单一的过渡金属如钴、钌、钽、钼、或钨组成。在另一实施例中,过渡金属层441基本上可由至少两个过渡金属元素的金属间合金组成。举例来说,金属间合金可包含钴、钌、钽、钼、及/或钨的金属间合金及/或基本上可由钴、钌、钽、钼、及/或钨的金属间合金组成。在一实施例中,过渡金属层441基本上由钴组成。铜层442的组成基本上由铜组成。
过渡金属层441的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。铜层442的形成方法可为物理气相沉积(溅镀)、化学气相沉积、或原子层沉积。金属粘着层144的总厚度(如过渡金属层441与铜层442的总厚度)可为0.5nm至10nm,如1nm至6nm,但亦可采用较小或较大的厚度。过渡金属层441的厚度可为约一个单层、小于一个单层、或大于一个单层。铜层442的厚度可为约一个单层、小于一个单层、或大于一个单层。
实施例中的过渡金属层441与铜层442可自然地互相扩散,其中一或多个过渡金属层441与铜层442的厚度可小于一个单层。在额外实施例或其他实施例中,沉积过渡金属层441及/或后续的热处理步骤时,过渡金属层441的原子与铜层442的原子可互相热扩散。在过渡金属层441与铜层442的过渡金属原子与铜原子的互相扩散不完全的实施例中,金属粘着层144的组成调整可与自金属氮化物衬垫层142的距离相关。换言之,在金属氮化物衬垫层142的组成未经由互相扩散而完全均质化的实施例中,金属粘着层144的组成调整可与自金属氮化物衬垫层142的距离相关。
可视情况进行等离子体处理工艺或热退火工艺,使过渡金属层441与铜层442的原子互相扩散。在一实施例中,可进行等离子体处理工艺于层状物堆叠上,以有效增进含有过渡金属层441与铜层442的层状物堆叠的组成一致性。举例来说,可进行氢等离子体处理工艺,以增加过渡金属层441与铜层442的原子的互相扩散。在一实施例中,可进行热退火工艺以有效增进含有过渡金属层441与铜层442的层状物堆叠的组成一致性
一旦形成金属粘着层144且在视情况进行组成均质化工艺(若采用)之后,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关,比如与自金属氮化物衬垫层142的内侧侧壁的距离相关。在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值可在金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。在一些实施例中,金属粘着层144的铜原子浓度在金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)具有局部最小值。
在其他实施例中,金属粘着层144可完全均质化,使整个金属粘着层的材料组成相同。
如图5D所示的例示性结构的第四设置,其包含的金属粘着层144的形成方法可为多金属沉积工艺。多金属沉积工艺中可同时沉积铜原子与至少一过渡金属的原子,以形成铜与至少一过渡金属的合金,其具有一致的材料组成。在一实施例中,至少一过渡金属包括钴、钌、钽、钼、钨、或上述的组合,及/或基本上可由钴、钌、钽、钼、钨、或上述的组合组成。至少一过渡金属可为钴、钌、钽、钼、或钨的单一金属,或可包含钴、钌、钽、钼、与钨中两者或多者的组合。在一实施例中,至少一过渡金属可为钴。
在一些实施例中,多金属沉积工艺可包含化学气相沉积,其中含铜前驱物气体与含至少一过渡金属前驱物气体可同时流入前驱物腔室,其包含升温的例示性结构。化学气相沉积工艺可为热化学气相沉积工艺,其中含铜前驱物气体与含至少一过渡金属前驱物气体可热分解。在其他实施例中,化学气相沉积工艺可为等离子体辅助化学气相沉积工艺,其中等离子体能量有助于含铜前驱物气体与含至少一过渡金属前驱物气体分解。一般而言,含铜前驱物气体与含至少一过渡金属前驱物气体的任何组合,可用于提供具有目标组成的铜与至少一过渡金属元素的合金,其中铜的原子%(原子百分比)为10原子%至90原子%,如20原子%至80原子%,而至少一过渡金属元素的原子%为90原子%至10原子%如80原子%至20原子%。铜与至少一过渡金属元素的合金基本上可由铜与至少一过渡金属元素所组成。
在另一实施例中,多金属沉积工艺可包含物理气相沉积,其同时溅镀铜与至少一过渡金属元素。在一实施例中,可在多金属沉积工艺时采用含有铜与至少一过渡金属元素的合金的单一溅镀靶材。在其他实施例中,在多金属沉积工艺时采用含铜的一溅镀靶材与含至少一过渡金属的另一溅镀靶材作为双靶材,且可同时或交替溅镀这两个靶材。在一实施例中,铜与至少一过渡金属元素的合金所包含的铜原子%可为10原子%至90原子%,如20原子%至80原子%,而至少一过渡金属元素的原子%可为90%原子%至10原子%,如80原子%至20原子%。铜与至少一过渡金属元素的合金基本上可由铜与至少一过渡金属元素组成。
在又一实施例中,多金属沉积工艺可包含原子层沉积,其中含铜前驱物气体与含至少一过渡金属前驱物气体交错流入工艺腔室,其含有升温的例示性结构。原子层沉积工艺可为热活化的沉积工艺,其中含铜前驱物气体与含至少一过渡金属前驱物气体热分解。在其他实施例中,原子层沉积工艺可为等离子体辅助原子层沉积工艺,其中等离子体能量有助于分解至少一含铜前驱物气体与含至少一过渡金属前驱物气体。铜原子与至少一过渡金属的原子可在原子级互相混合,以提供铜与至少一过渡金属的均质合金。一般而言,可采用含铜前驱物气体与含至少一过渡金属前驱物气体的任何组合以形成铜与至少一过渡金属元素的合金,其目标组成的铜原子%可为10原子%至90原子%,如20原子%至80原子%,而至少一过渡金属元素的原子%可为90原子%至10原子%,如80原子%至20原子%。铜与至少一过渡金属元素的合金基本上可由铜与至少一过渡金属元素组成。
金属氮化物衬垫层142的侧壁上所测量的金属粘着层144的厚度可为0.5nm至10nm,如1nm至6nm,但亦可采用较小或较大的厚度。在铜层与至少一过渡金属元素的层状物未均质地互相混合的实施例中,可沿着厚度方向调整金属粘着层144的组成,且可提供图5A所示的结构。
如图6所示,第一铜填充材料层146L基本上由铜组成,其可形成于金属粘着层144的物理露出表面上。第一铜填充材料层146L的形成方法可为物理气相沉积、电镀、形成铜晶种层的物理气相沉积工艺与电镀铜于铜晶种层上的电镀工艺的组合。在采用铜晶种层的实施例中,金属粘着层的侧壁上的铜晶种层厚度可为1nm至20nm如2nm至10nm,但亦可采用较小或较大的厚度。
在一实施例中,可选择第一铜填充材料层146L的总厚度,使后续再流动工艺之后的第一铜填充材料层146L的再流动部分,无法完全填入开口131中的金属粘着层144所横向封闭的所有体积。在其他实施例中,可选择第一铜填充材料层146L的总厚度,使第一铜填充材料层146L的再流动部分可完全填入开口131中的金属粘着层144所横向封闭的所有空间。在开口131的深宽比不够高(比如小于2)的实施例中,第一铜填充材料层146L可完全填入开口131中的金属粘着层144所封闭的所有空间,且可选择第一铜填充材料层146L的厚度使第一铜填充材料层146L完全填入开口131中的金属粘着层144所封闭的所有空间而不需再流动工艺。图6所示的实施例中,后续再流动工艺之后的第一铜填充材料层146L的再流动部分,不完全填入开口131中的金属粘着层144所横向封闭的所有空间。
如图7所示,可升高温度以退火例示性结构,并诱发第一铜填充材料层146L中的铜再流动。此处的退火工艺可视作再流动退火工艺。第一铜填充材料部分146可形成于开口131中的金属粘着层144所横向封闭的空间中,其形成方法可为再流动第一铜填充材料层146L。升高的温度可为300℃至400℃,比如350℃至400℃。可采用含氢环境以在再流动退火工艺时帮助铜的再流动。
在一实施例中,再流动的退火工艺可在原子氢的存在下进行,其温度可为300℃至400℃。在一实施例中,原子氢的产生方法可采用微波激发高密度等离子体设备,其可产生惰气与氢的混合等离子体。举例来说,可采用氪原子与氢原子的混合等离子体。原子氢可增进第一铜填充材料部分146中的铜再流动,以填入开口131中的金属粘着层144的个别垂直延伸部分所横向封闭的未填满空间。再流动工艺时的氢等离子体可使铜再流动的温度减少约100℃,进而使再流动温度降低到低于400℃,并避免图1所示的介电材料层中的低介电常数的介电材料分解。再流动退火工艺时施加等离子体的时间,可为3秒至600秒,如10秒至100秒。再流动退火工艺时施加等离子体的时间,端视再流动退火工艺时升高的温度而变化。
如图7所示,再流动退火工艺可移除开口131的下侧部分的孔洞,就算开口131具有高深宽比(比如深宽比大于3)的实施例中。等离子体存在的腔室压力可为约1Torr。氢与惰气的混合物等离子体中的氢原子%可为2原子%至50原子%如5原子%至20原子%,但亦可采用较低或较高的原子%。
第一铜填充材料部分146可形成于金属粘着层144的内侧侧壁上。第一铜填充材料部分146可为第一铜填充材料层146L的再流动部分,其可流入穿过介电材料层134的所示开口131其未填满的空间中。在一实施例中,第一铜填充材料部分146的最顶部表面可低于含有介电材料层134的上表面的水平平面。换言之,第一铜填充材料部分146的上表面与含有介电材料层134的上表面的水平平面之间,可存在未填满的空洞。
如图8所示,可沉积基本上由铜组成的第二铜填充材料层148L于第一铜填充材料部分146之上与金属粘着层144的物理露出表面之上。第二铜填充材料层148L的形成方法可为物理气相沉积、电镀、或形成铜晶种层的物理气相沉积工艺及电镀铜于铜晶种层上的电镀工艺的组合。在采用铜晶种层的实施例中,金属粘着层的侧壁上的铜晶种层的厚度可为1nm至20nm如2nm至10nm,但亦可采用较小或较大的厚度。可选择第二铜填充材料层148L的厚度,使金属氮化物衬垫层142、个别的第一铜填充材料部分146、与第二铜填充材料层148L完全填入穿过介电材料层134的每一开口131的所有体积。
如图9A所示,可进行平坦化工艺以移除金属氮化物衬垫层142、金属粘着层144、与第二铜填充材料层148L位于含介电材料层134的上表面的水平平面上的多余部分。举例来说,可进行化学机械平坦化工艺并采用金属粘着层144及/或金属氮化物衬垫层142作为停止层,以研磨第二铜填充材料层148L的部分。之后可进行润饰的研磨工艺以移除金属氮化物衬垫层142与金属粘着层144的水平部分,并移除第二铜填充材料层148L在含有介电材料层134的上表面的水平平面上的部分。
填入穿过介电材料层134的个别开口131的每一组材料部分,可构成金属内连线结构140。每一金属内连线结构140包括金属氮化物衬垫层142(其可为图4的工艺步骤所形成的金属氮化物衬垫层142的图案化部分)、金属粘着层144(其可为图5A、图5B、图5C、或图5D的工艺步骤所形成的金属粘着层144的图案化部分)、第一铜填充材料部分146(由图7的工艺步骤所形成)、与第二铜填充材料部分148,其可为图案化工艺之后的第二铜填充材料层148L的保留部分。每一金属内连线结构140可为金属通孔结构、金属线路结构、或集成线路与通孔结构。
图9A所示的设置对应的实施例中,金属内连线结构为金属通孔结构。在此实施例中,下方的导电材料部分如金属内连线结构120可为金属线路结构或集成线路与通孔结构。
图9B是本发明一实施例中,图9A的例示性结构的另一设置,其自图9A衍生的例示性结构可省略金属氮化物衬垫层142。
如图10所示,可自图6的例示性结构衍生例示性结构的第一其他实施例,比如增加第一铜填充材料层146L的厚度。在此实施例中,可选择第一铜填充材料层146L的总厚度,使第一铜填充材料层146L的再流动部分可完全填入开口131中的金属粘着层144所横向封闭的所有空间。在开口131的深宽比不够高(如小于2)的实施例中,第一铜填充材料层146L可完全填入开口131中的金属粘着层144所横向封闭的所有空间,且可选择第一铜填充材料层146L的厚度,使第一铜填充材料层146L填入开口131中的金属粘着层144所横向封闭的所有空间而不需再流动工艺。
可视情况进行上述的再流动退火工艺,以移除穿过介电材料层134的每一开口131的空间中的任何孔洞。
如图11A所示,可进行平坦化工艺以移除金属氮化物衬垫层142、金属粘着层144、与第一铜填充材料层146L位于含有介电材料层134的上表面的水平平面上的多余部分。举例来说,可进行化学机械研磨工艺并采用金属粘着层144及/或金属氮化物衬垫层142作为停止层,以研磨第一铜填充材料层146L的部分。之后可进行润饰研磨工艺以移除金属氮化物衬垫层142与金属粘着层144的水平部分,并移除第一铜填充材料层146L在含有介电材料层134的上表面的水平平面上的部分。
填入穿过介电材料层134的个别开口131的每一组材料部分,可构成金属内连线结构140。每一金属内连线结构140包含金属氮化物衬垫层142(其可为图4的工艺步骤所形成金属氮化物衬垫层142的图案化部分)、金属粘着层144(其可为图5A、图5B、图5C、或图5D的工艺步骤所形成的金属粘着层144的图案化部分)、与第一铜填充材料部分146(其可为平坦化工艺后的第一铜填充材料层146L的保留部分)。每一金属内连线结构140可为金属通孔结构、金属线路结构、或集成线路与通孔结构。
图11A所示的设置所对应的实施例中,金属内连线结构为金属通孔结构。在此实施例中,下方的导电材料部分如金属内连线结构120可为金属线路结构或集成线路与通孔结构。
图11B为本发明一实施例中,图11A的例示性结构的另一设置,其自图11A衍生的例示性结构可省略金属氮化物衬垫层142。
如图12A所示,例示性结构的第二其他实施例可由图9A的例示性结构所衍生,其形成开口131如线路空洞。在此实施例中,可形成金属内连线结构140如金属线路结构,而下方导电材料部分如金属内连线结构120可为金属通孔结构。
图12B为本发明一实施例中,图12A的例示性结构的另一设置,其自图12A衍生的例示性结构可省略金属氮化物衬垫层142。
如图13A所示,例示性结构的第三其他实施例可衍生自图11A的例示性结构的第一其他实施例,其可形成开口131如线路空洞。在此实施例中,可形成金属内连线结构140如金属线路结构,且下方导电材料部分如金属内连线结构120可为金属通孔结构。
图13B是本发明一实施例中,图13A的例示性结构的另一设置,其自图13A衍生的例示性结构可省略金属氮化物衬垫层142。
如图14A所示,可自图9A的例示性结构衍生例示性结构的第四其他实施例,比如形成开口131如集成线路与通孔的空洞。在此实施例中,可形成金属内连线结构140如含有金属线路与至少一金属通孔结构的集成线路与结构,而下方的导电材料部分如金属内连线结构120可为金属线路结构或集成线路与通孔结构。
图14B为本发明一实施例中,图14A的例示性结构的另一设置,其自图14A衍生的例示性结构可省略金属氮化物衬垫层142。
如图15A所示,可自图11A的例示性结构衍生例示性结构的第五其他实施例,比如形成开口131如线路空洞。在此实施例中,可形成金属内连线结构140如集成线路与结构(其包含金属线路与至少一金属通孔结构),且下方的导电材料部分如金属内连线结构120可为金属线路结构或集成线路与通孔结构。
图15B是本发明一实施例中,图15A的例示性结构的另一设置,其自图15A衍生的例示性结构可省略金属氮化物衬垫层142。
在下方导电材料部分如金属内连线结构120含有金属内连线结构的实施例中,金属氮化物衬垫层122的形成方式可与本发明实施例中金属氮化物衬垫层142的形成方式相同,金属粘着层124的形成方式可与本发明实施例中金属粘着层144的形成方式相同,且金属填充材料部分126的形成方式可与图9A、9B、12A、12B、14A、及14B所示的第一铜填充材料部分146与第二铜填充材料部分148的形成方式的组合类似,或与图11A、11B、13A、13B、15A、及15B所示的第一铜填充材料部分146的形成方式类似。
一般而言,图1所示的任何金属通孔结构、任何金属线路结构、及/或任何集成线路与通孔结构可具有本发明实施例的金属内连线结构140的设置。因此可在图1所示的例示性结构中实施多层的金属内连线结构140。
图16A至16D分别为图5A、5B、5C、及5D的例示性结构的金属内连线结构的第一设置、第二设置、第三设置、与第四设置的材料组成图。金属氮化物衬垫层142的厚度t_mnl可为0.5nm至5nm。金属氮化物衬垫层142包含导电金属氮化物如氮化钽、氮化钛、及/或氮化钨。导电金属氮化物可或可不化学计量。在化学计量的导电金属氮化物的实施例中,钽与氮的比例、钛与氮的比例、或钨与氮的比例可为1:1。
金属粘着层144的厚度t_mal可为0.5nm至10nm。至少一过渡金属元素的平均原子%可为10原子%至90原子%,比如20原子%至80原子%。在一实施例中,至少一过渡金属元素的平均原子%可为30原子%至70原子%,比如40原子%至60原子%。金属粘着层144基本上可由至少一过渡金属元素与铜组成。金属粘着层144与第一铜填充材料部分146之间的界面,可定义为铜原子%为90原子%的平面,其此界面之外的铜原子%大幅下降(比如移动至第一铜填充材料部分146中的位置所测量的铜原子%)。
在一些实施例中,金属粘着层144中的材料组成调整,可与自金属粘着层144的外侧侧壁(比如金属粘着层144与金属氮化物衬垫层142之间的界面)的距离相关,如图16A、16B、及16C所示。可测量自金属粘着层144的外侧侧壁(比如金属粘着层144与金属氮化物衬垫层142之间的界面)距离,比如在垂直延伸穿过介电材料层134的开口131的侧壁上测量上述距离。
在一些实施例中,金属粘着层144的组成调整与自金属氮化物衬垫层142的距离相关,比如与自金属氮化物衬垫层142的内侧侧壁的距离相关。在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值可远离金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面),如图16A及16B所示。举例来说,至少一过渡金属的局部原子浓度峰值的位置与金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如金属粘着层144接触内连线层介电层30的侧壁的垂直或锥形部分的厚度)的10%至100%,如图16A及16B所示。
在一些实施例中,金属粘着层144中的铜原子浓度在远离金属粘着层144的外侧侧壁处(比如金属氮化物衬垫层142与金属粘着层144之间的界面)最小,如图16A及16B所示。在一些实施例中,金属粘着层144中的铜原子浓度最小处与金属粘着层144的外侧侧壁(如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如内连线层介电层30的侧壁上的金属粘着层144的厚度)的10%至100%,如图16A及16B所示。
金属粘着层144中的铜的局部原子浓度峰值,可与自金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)的距离相关,如图16A所示。在其他实施例中,金属粘着层144中的局部铜原子最大浓度可在金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面),如图16B所示。
在一些实施例中,金属粘着层144中的至少一过渡金属的局部原子浓度峰值的位置可位于金属粘着层144的外侧侧壁(如金属氮化物衬垫层142与金属粘着层144之间的界面),如图16C所示。在一些实施例中,金属粘着层144中的局部铜原子最小浓度在金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面),如图16C所示。在一些实施例中,金属粘着层144中的铜原子浓度在与金属粘着层144的外侧表面(比如金属氮化物衬垫层142与金属粘着层144之间的界面)相隔一段距离处大幅增加,如图16C所示。
在另一实施例中,金属粘着层144可完全均质化,使金属粘着层144沿着金属粘着层144的所有厚度的材料组成完全相同,或至少80%相同、及/或至少90%相同,如图16D所示。
如图17所示,第一流程图显示本发明实施例的方法的一般工艺步骤。如步骤1710所示,形成介电材料层如内连线层介电层30于基板8之中或之上的导电材料部分如金属内连线结构120上。如步骤1720所示,形成开口131以穿过介电材料层如内连线层介电层30。开口131的底部物理露出导电材料部分如金属内连线结构120的上表面。如步骤1730所示,形成金属氮化物衬垫层142于开口131的侧壁上与导电材料部分如金属内连线结构120的上表面上。如步骤1740所示,形成含铜与非铜的至少一过渡金属的合金的金属粘着层144于金属氮化物衬垫层142的内侧侧壁上。如步骤1750所示,形成第一铜填充材料部分146于金属粘着层144的内侧侧壁上。
如图18所示,第二流程图显示本发明实施例的方法的一般工艺步骤。如步骤1810所示,形成开口131以穿过基板8上的介电材料层如内连线层介电层30。如步骤1820所示,可视情况形成金属氮化物衬垫层142于开口131的侧壁上。如步骤1830所示,形成金属粘着层144于金属氮化物衬垫层142上,或形成于介电材料层如内连线层介电层30的侧壁上(若未采用金属氮化物衬垫层142)。金属粘着层144包含铜与非铜的至少一过渡金属的合金及/或基本上可由铜与非铜的至少一过渡金属的合金组成。如步骤1840所示,形成第一铜填充材料层146L于金属粘着层144上。如步骤1850所示,使第一铜填充材料层146L中的铜再流动。第一铜填充材料层146L的再流动部分(如第一铜填充材料部分146)的最顶部表面,低于含有介电材料层如内连线层介电层30的上表面的水平平面。
如本发明实施例的所有附图与多种实施例所示,结构包含金属内连线结构140埋置于介电材料层134中并位于基板8上。金属内连线结构140包括含有铜与非铜的至少一过渡金属的合金的金属粘着层144,位于介电材料层134的侧壁上;以及第一铜填充材料部分146位于金属粘着层144的内侧侧壁上,其中金属粘着层144中的至少一过渡金属的局部原子浓度峰值的位置,远离金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。
在一实施例中,金属氮化物衬垫层142可埋置于介电材料层134中,并可接触介电材料层134的侧壁。在一实施例中,至少一过渡金属的原子浓度局部峰值的位置与金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如金属粘着层144的锥形部分垂直延伸穿过介电材料层134的厚度)的10%至100%。
在一实施例中,金属粘着层144中的铜原子最小浓度在远离金属粘着层144的外侧侧壁处(比如金属氮化物衬垫层142与金属粘着层144之间的界面)。
在一实施例中,金属粘着层144中的最小铜原子浓度的位置与金属粘着层144的外侧侧壁(比如金属氮化物衬垫层142与金属粘着层144之间的界面)之间的距离,可为金属粘着层144的厚度(比如金属粘着层144垂直延伸穿过介电材料层134的锥形部分的厚度)的10%至100%。
在一实施例中,可提供第二金属内连线结构120,其可包含第二铜填充材料部分(其可包含金属填充材料部分126)并位于介电材料层134之下。金属氮化物衬垫层142接触第二铜填充材料部分的上表面,而金属粘着层144与第二铜填充材料部分及介电材料层134隔有金属氮化物衬垫层142。
在一实施例中,金属氮化物衬垫层142的厚度可为0.5nm至5nm,而金属粘着层144的厚度可为0.5nm至10nm。在一实施例中,至少一过渡金属包括钴、钌、氮、钼、与钨的至少一金属元素,而第一铜填充材料部分146基本上由铜组成。在一实施例中,介电材料层134包括介电常数为1.4至2.7的介电材料(比如孔洞状的有机硅酸盐玻璃)及/或基本上可由介电常数为1.4至2.7的介电材料(比如孔洞状的有机硅酸盐玻璃)组成。
在一实施例中,半导体装置位于基板8上,而金属内连线结构140电性连接至半导体装置的节点,并包含金属通孔结构、金属线路结构、或集成线路与通孔结构。
如本发明所有附图与多种实施例所示,形成结构的方法包括形成介电材料层如内连线层介电层30于混合层110之中或之上的导电材料部分如金属内连线结构120上。方法还包括形成开口131以穿过介电材料层如内连线层介电层30,其中开口131的底部物理露出导电材料部分如金属内连线结构120的上表面。可视情况形成金属氮化物衬垫层142于开口131的侧壁上与导电材料部分如金属内连线结构120的上表面上。方法还包括形成含有铜与非铜的至少一过渡金属的合金的金属粘着层144于金属氮化物衬垫层142的内侧侧壁或开口131的侧壁上。方法还包括形成铜填充材料部分146于金属粘着层144的内侧侧壁上。
如本发明多种实施例的所有附图所示,形成结构的方法可包含形成开口131以穿过基板8上的介电材料层如内连线层介电层30。金属氮化物衬垫层142可视情况形成于开口131的侧壁上。方法还包括形成含有铜与非铜的至少一过渡金属的金属粘着层144于金属氮化物衬垫层142上或开口131的侧壁上。方法进一步包括沉积第一铜填充材料层146L于金属粘着层144上。方法进一步包括再流动第一铜填充材料层146L中的铜,以形成第一铜填充材料部分146。
本发明的多种实施例可用于提供无孔洞的含铜金属内连线结构。本发明多种实施例对无孔洞的窄间距金属内连线结构的形成方法特别有效,其中含铜金属内连线结构小及/或含铜金属内连线结构的高宽比高。金属粘着层144的合金组成中,铜以外的至少一过渡金属元素可增进粘着性至金属氮化物衬垫层142。合金组成中存在的铜可抑制金属粘着层144对金属氮化物衬垫层142的表面的去湿效果,并在再流动的退火工艺时避免形成空洞于金属粘着层144中。因此含铜金属内连线结构可不具有孔洞。含有此含铜金属内连线结构的金属内连线组装可增加形成金属内连线结构时的工艺良率,且可增加半导体晶粒的可信度。
本发明一实施例提供的半导体结构的形成方法,包括:形成介电材料层于基板之中或之上的导电材料部分上;形成开口穿过介电材料层,其中开口的底部物理露出导电材料部分的上表面;形成含铜与非铜的至少一过渡金属的合金的金属粘着层于开口的侧壁与导电材料部分的上表面上;以及形成铜填充材料部分于金属粘着层的内侧侧壁上。
在一些实施例中,上述方法还包括形成金属氮化物衬垫层于开口的侧壁与导电材料部分的上表面上,其中金属粘着层形成于金属氮化物衬垫层的内侧侧壁上。
在一些实施例中,形成金属粘着层的步骤包括:沉积至少一过渡金属层,其基本上由至少一过渡金属组成;以及沉积至少一铜层,其基本上由铜组成。
在一些实施例中,在沉积至少一过渡金属层的一者之前,沉积至少一铜层的一者。
在一些实施例中,至少一过渡金属层包括至少两个过渡金属层;以及在沉积至少两个过渡金属层的一者之后与沉积至少两个过渡金属层的另一者之前,沉积至少一铜层的一者。
在一些实施例中,上述方法还包括在沉积铜填充材料部分之前,进行等离子体处理工艺于含有至少一过渡金属层与至少一铜层的层状物堆叠上,以增进层状物堆叠的组成一致性。
在一些实施例中,上述方法还包括在沉积铜填充材料部分之前,进行热退火工艺,以增进含有至少一过渡金属层与至少一铜层的层状物堆叠的组成一致性。
在一些实施例中,金属粘着层的形成方法为多金属沉积工艺,其中同时沉积铜原子与至少一过渡金属的原子,以形成铜与至少一过渡金属的合金。
在一些实施例中,至少一过渡金属包括钴、钌、钽、钼、或钨;以及铜填充材料部分基本上由铜组成。
本发明一实施例提供的半导体结构的形成方法,包括:形成开口穿过基板上的介电材料层;形成含铜与非铜的至少一过渡金属的合金的金属粘着层于开口的侧壁上;沉积第一铜填充材料层于金属粘着层上;以及使第一铜填充材料层中的铜再流动,以形成第一铜填充材料部分。
在一些实施例中,上述方法还包括直接形成第二铜填充材料部分于第一铜填充材料部分与金属粘着层上。
在一些实施例中,上述方法还包括形成金属氮化物衬垫层于开口的侧壁上,其中金属粘着层形成于金属氮化物衬垫层上,且具有一致的材料组成;或者金属粘着层的组成调整与自金属氮化物衬垫层的距离相关。
本发明一实施例提供的半导体结构,包括:第一金属内连线结构埋置于第一介电材料层中并位于基板上,其中第一金属内连线结构包括:金属粘着层,包括铜与非铜的至少一过渡金属的合金,并位于第一介电材料层的侧壁上;以及第一铜填充材料部分,位于金属粘着层的内侧侧壁上,其中金属粘着层中的至少一过渡金属的局部原子浓度峰值的位置远离金属粘着层的外侧侧壁。
在一些实施例中,上述半导体结构,还包括金属氮化物衬垫层埋置于第一介电材料层的侧壁中并接触第一介电材料层的侧壁,其中至少一过渡金属的局部原子浓度峰值的位置与金属氮化物衬垫层与金属粘着层之间的界面之间的距离,为金属粘着层的厚度的10%至100%。
在一些实施例中,金属粘着层中的铜原子最小浓度的位置,远离金属氮化物衬垫层与金属粘着层之间的界面。
在一些实施例中,金属粘着层中铜原子最小浓度的位置与金属氮化物衬垫层及金属粘着层之间的界面之间的距离,为金属粘着层的厚度的10%至100%。
在一些实施例中,上述半导体结构还包括第二金属内连线结构,其含有第二铜填充材料部分并位于于第一介电材料层之下,其中金属氮化物衬垫层接触第二铜填充材料部分的上表面的一部分,且金属粘着层与第二铜填充材料部分及第一介电材料部分隔有金属氮化物衬垫层。
在一些实施例中,金属氮化物衬垫层的厚度为0.5nm至5nm,以及金属粘着层的厚度为0.5nm至10nm。
在一些实施例中,至少一过渡金属包括钴、钌、钽、钼、或钨;以及第一铜填充材料部分基本上由铜组成。
在一些实施例中,半导体装置位于基板上;以及第一金属内连线结构电性连接至半导体装置的节点,并包含金属通孔结构、金属线路结构、或集成线路与通孔结构。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解,这些等效置换并未脱离本发明构思与范围,并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (20)

1.一种半导体结构的形成方法,包括:
形成一介电材料层于一基板之中或之上的一导电材料部分上;
形成一开口穿过该介电材料层,其中该开口的底部物理露出该导电材料部分的上表面;
形成含铜与非铜的至少一过渡金属的一合金的一金属粘着层于该开口的侧壁与该导电材料部分的上表面上,其中该金属粘着层中的该至少一过渡金属的局部原子浓度峰值的位置远离该金属粘着层的外侧侧壁;以及
形成一铜填充材料部分于该金属粘着层的内侧侧壁上。
2.如权利要求1所述的半导体结构的形成方法,还包括形成一金属氮化物衬垫层于该开口的侧壁与该导电材料部分的上表面上,其中该金属粘着层形成于该金属氮化物衬垫层的内侧侧壁上。
3.如权利要求1所述的半导体结构的形成方法,其中形成该金属粘着层的步骤包括:
沉积至少一过渡金属层,其基本上由至少一过渡金属组成;以及
沉积至少一铜层,其基本上由铜组成。
4.如权利要求3所述的半导体结构的形成方法,其中在沉积该至少一过渡金属层的一者之前,沉积该至少一铜层的一者。
5.如权利要求3所述的半导体结构的形成方法,其中:
该至少一过渡金属层包括至少两个过渡金属层;以及
在沉积该至少两个过渡金属层的一者之后与沉积该至少两个过渡金属层的另一者之前,沉积该至少一铜层的一者。
6.如权利要求3所述的半导体结构的形成方法,还包括在沉积该铜填充材料部分之前,进行一等离子体处理工艺于含有该至少一过渡金属层与该至少一铜层的一层状物堆叠上,以增进该层状物堆叠的组成一致性。
7.如权利要求3所述的半导体结构的形成方法,还包括在沉积该铜填充材料部分之前,进行一热退火工艺,以增进含有该至少一过渡金属层与该至少一铜层的一层状物堆叠的组成一致性。
8.如权利要求1所述的半导体结构的形成方法,其中该金属粘着层的形成方法为多金属沉积工艺,其中同时沉积铜原子与至少一过渡金属的原子,以形成该铜与该至少一过渡金属的该合金。
9.如权利要求1所述的半导体结构的形成方法,其中该至少一过渡金属包括钴、钌、钽、钼、或钨;并且
该铜填充材料部分基本上由铜组成。
10.一种半导体结构的形成方法,包括:
形成一开口穿过一基板上的一介电材料层;
形成含铜与非铜的至少一过渡金属的合金的一金属粘着层于该开口的侧壁上,其中该金属粘着层中的该至少一过渡金属的局部原子浓度峰值的位置远离该金属粘着层的外侧侧壁;
沉积一第一铜填充材料层于该金属粘着层上;以及
使该第一铜填充材料层中的铜再流动,以形成一第一铜填充材料部分。
11.如权利要求10所述的半导体结构的形成方法,还包括直接形成一第二铜填充材料部分于该第一铜填充材料部分与该金属粘着层上。
12.如权利要求10所述的半导体结构的形成方法,还包括形成一金属氮化物衬垫层于该开口的侧壁上,其中
该金属粘着层形成于该金属氮化物衬垫层上,且具有一致的材料组成;或者
该金属粘着层的组成调整与自该金属氮化物衬垫层的距离相关。
13.一种半导体结构,包括:
一第一金属内连线结构,埋置于一第一介电材料层中并位于一基板上,其中该第一金属内连线结构包括:
一金属粘着层,包括铜与非铜的至少一过渡金属的合金,并位于该第一介电材料层的侧壁上;以及
一第一铜填充材料部分,位于该金属粘着层的内侧侧壁上,其中该金属粘着层中的该至少一过渡金属的局部原子浓度峰值的位置远离该金属粘着层的外侧侧壁。
14.如权利要求13所述的半导体结构,还包括一金属氮化物衬垫层,埋置于该第一介电材料层的侧壁中并接触该第一介电材料层的侧壁,其中至少一过渡金属的局部原子浓度峰值的位置与该金属氮化物衬垫层和该金属粘着层之间的界面之间的距离,为该金属粘着层的厚度的10%至100%。
15.如权利要求14所述的半导体结构,其中该金属粘着层中的铜原子最小浓度的位置,远离该金属氮化物衬垫层与该金属粘着层之间的一界面。
16.如权利要求14所述的半导体结构,其中金属粘着层中的铜原子最小浓度的位置与该金属氮化物衬垫层和该金属粘着层之间的该界面之间的距离,为该金属粘着层的厚度的10%至100%。
17.如权利要求14所述的半导体结构,还包括一第二金属内连线结构,其含有一第二铜填充材料部分并位于该第一介电材料层之下,其中该金属氮化物衬垫层接触该第二铜填充材料部分的上表面的一部分,且该金属粘着层与该第二铜填充材料部分及该第一介电材料部分隔有该金属氮化物衬垫层。
18.如权利要求14所述的半导体结构,其中:
该金属氮化物衬垫层的厚度为0.5nm至5nm,并且
该金属粘着层的厚度为0.5nm至10nm。
19.如权利要求13所述的半导体结构,其中
该至少一过渡金属包括钴、钌、钽、钼、或钨;并且
该第一铜填充材料部分基本上由铜组成。
20.如权利要求13所述的半导体结构,其中:
一半导体装置位于该基板上;并且
该第一金属内连线结构电性连接至该半导体装置的一节点,并包含一金属通孔结构、一金属线路结构、或一集成线路与通孔结构。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023239442A1 (en) * 2022-06-10 2023-12-14 Sandisk Technologies Llc Three-dimensional memory device including composite backside metal fill structures and methods for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6447933B1 (en) * 2001-04-30 2002-09-10 Advanced Micro Devices, Inc. Formation of alloy material using alternating depositions of alloy doping element and bulk material

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100259357B1 (ko) 1998-02-07 2000-06-15 김영환 반도체 소자의 배선형성방법
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure
US6432819B1 (en) * 1999-09-27 2002-08-13 Applied Materials, Inc. Method and apparatus of forming a sputtered doped seed layer
US6395642B1 (en) * 1999-12-28 2002-05-28 Taiwan Semiconductor Manufacturing Company Method to improve copper process integration
US7070687B2 (en) * 2001-08-14 2006-07-04 Intel Corporation Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US7265048B2 (en) * 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7215006B2 (en) * 2005-10-07 2007-05-08 International Business Machines Corporation Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement
US8372745B2 (en) * 2006-02-28 2013-02-12 Advanced Interconnect Materials, Llc Semiconductor device, its manufacturing method, and sputtering target material for use in the method
US7855147B1 (en) * 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
DE102007009912B4 (de) * 2007-02-28 2009-06-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
DE102008058001B4 (de) * 2008-11-19 2024-08-29 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
JP6390404B2 (ja) * 2014-12-15 2018-09-19 富士通株式会社 電子装置及び電子装置の製造方法
US9881798B1 (en) 2016-07-20 2018-01-30 International Business Machines Corporation Metal cap integration by local alloying
US10566232B2 (en) * 2017-05-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post-etch treatment of an electrically conductive feature
US11043454B2 (en) * 2019-01-17 2021-06-22 Samsung Electronics Co., Ltd. Low resistivity interconnects with doped barrier layer for integrated circuits
US11664271B2 (en) * 2019-05-02 2023-05-30 International Business Machines Corporation Dual damascene with short liner

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6447933B1 (en) * 2001-04-30 2002-09-10 Advanced Micro Devices, Inc. Formation of alloy material using alternating depositions of alloy doping element and bulk material

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