CN113764297A - 氮化镓场效应晶体管的可靠性内置自测装置、电路和方法 - Google Patents

氮化镓场效应晶体管的可靠性内置自测装置、电路和方法 Download PDF

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Abstract

本发明为一种氮化镓场效应晶体管的可靠性内置自测装置、电路和方法。所述装置包括：高端氮化镓场效应晶体管；低端氮化镓场效应晶体管；高端驱动器，耦合到所述高端氮化镓场效应晶体管的栅极；低端驱动器，耦合到所述低端氮化镓场效应晶体管的栅极；以及驱动器电路，耦合到所述高端驱动器和所述低端驱动器并被配置成产生能够驱动所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的驱动信号，其中在所述高端驱动器和所述低端驱动器及所述驱动器电路内，所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管在前道(FEOL)工艺期间在同一半导体器件层上被图案化。

Description

氮化镓场效应晶体管的可靠性内置自测装置、电路和方法
技术领域
本公开实施例涉及一种用于鉴定动态导通状态电阻退化的氮化镓可靠性内置自测装置和方法。
背景技术
氮化镓(Gallium Nitride，GaN)半导体技术可用作制作高功率场效应晶体管(field effect transistor，FET)的制作材料，与最先进的硅FET(例如，金属氧化物半导体FET(metal oxide semiconductor FET，MOSFET))相比，高功率场效应晶体管表现出较低的栅极电容(Cg)和栅极电荷(Qg)。GaN FET的另一优点是GaN半导体技术提供应变感应压电电荷(strain induced piezo-electric charge)，此使得不需要掺杂便能够在GaN系半导体器件中形成传导沟道(例如，二维电子气(two-dimensional electron gas，2DEG)区)。因此，消除对GaN FET进行掺杂的需要可降低半导体器件的杂质散射效应，并使得能够在电流传导沟道(例如，2DEG区)中形成内在移动载流子，从而产生低导通电阻(RDSON)。
目前，GaN FET的性能能够比MOSFET好4到5倍(例如，开关速度可为硅FET的1/4到1/5)，并且据信GaN FET的性能潜在地能够比MOSFET好100倍。例如，GaN系FET可以比具有同等功率损耗的MOSFET高得多的开关频率进行开关。此意味着在不改变操作频率的情况下，GaN系FET能够在功率电路中实现比MOSFET更高的功率效率。
然而，GaN系FET可能含有移动载流子陷阱(mobile carrier trap)，由于与GaNFET相关联的带隙可能为大，所述移动载流子陷阱可能会在GaN内捕获或吸引并保留移动载流子。这些陷阱可能导致与GaN系半导体器件相关联的被称为电流崩塌(currentcollapse)的不利影响，此可能导致电流传导沟道中的移动载流子数量减少。此外，GaN FET可依赖于GaN衬底和共用衬底(例如，硅(Si)衬底、碳化硅(SiC)衬底或由表现出与Si或SiC相似的电学和化学性质的材料制成的其他类似类型的衬底)的组合以在不增加成本的情况下提高半导体器件相对于其他类型半导体器件的性能。在GaN系半导体器件中，Si系衬底可能会由于GaN衬底与Si衬底的不同晶格常数而引发许多晶体缺陷(例如，空位、边缘位错、螺旋位错和/或失配位错)。此外，依赖于GaN衬底和共用衬底的组合的GaN系半导体器件可能遭受异常高的陷阱率，此可能导致GaN系半导体器件无效和不可用。例如，由于电子捕获效应导致的GaN系半导体器件中的电流崩塌可能使GaN系半导体器件的RDSON增加100倍，且实际上使得GaN半导体器件在大多数应用中无用。
上述缺陷不能轻易地通过芯片级或封装级功能测试来检测。由于未能检测出器件缺陷，因此运送给客户的一些器件在预期的工作寿命内可能会有潜在的可靠性问题。因此，可使用可靠性测试来评估器件在工作寿命内的潜在可靠性问题，并通过使用加速条件模拟在缩短的测试期内的工作寿命来保证器件在保修期内的可靠性。GaN系FET器件(例如，高电子迁移率晶体管(High-Electron Mobility Transistor，HEMT)和发光器件(Light-Emitting Device，LED))在近年来已成为可靠性研究的一个特定课题。高温工作寿命(HighTemperature Operation Life，HTOL)测试便是这样一种可靠性测试，其要求对小样本量的半导体器件长期施加高温和高电压应力，以评估更大群体的寿命和故障率。通过在加速的温度和电压下操作GaN FET器件，数十万个使用小时可被压缩到数百个测试小时。
然而，传统的HTOL测试方法需要在评估板上安装封装级GaN器件。此外，传统的HTOL测试方法可能需要非常长的组装时间(例如，超过4周)。另外，HTOL动态-Rdson测试结果也可能受到接合和封装工艺的影响。此外，传统的HTOL测试方法不能识别每个晶片的性能。因此，GaN器件的当前HTOL测试方法并不完全令人满意。
在此背景部分中公开的信息仅旨在为以下描述的本发明的各种实施例提供上下文，且因此，此背景部分可包括未必是现有技术信息的信息(即，所属领域中的普通技术人员已知的信息)。因此，当前提及姓名的发明人的工作(在此背景技术部分中描述所述工作的范围内)、以及在提交时可能不适合作为现有技术的描述的方面，既不明确也不隐含地被认为是针对本公开的现有技术。
发明内容
根据本发明一实施态样，提供一种用于堆叠氮化镓场效应晶体管的可靠性测试装置，包括：高端氮化镓场效应晶体管；低端氮化镓场效应晶体管；高端驱动器，耦合到所述高端氮化镓场效应晶体管的栅极；低端驱动器，耦合到所述低端氮化镓场效应晶体管的栅极；驱动器电路，耦合到所述高端驱动器和所述低端驱动器并被配置成产生能够驱动所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的驱动信号。在所述高端驱动器和所述低端驱动器及所述驱动器电路内，所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管在前道工艺期间在同一半导体器件层上被图案化。
根据本发明一实施态样，提供一种用于测试氮化镓场效应晶体管的可靠性的内置自测电路，包括：氮化镓场效应晶体管开关；驱动器，耦合到所述氮化镓场效应晶体管开关的栅极；斩波器电路，耦合到所述驱动器，并且被配置成产生能够驱动所述氮化镓场效应晶体管开关的驱动信号。在所述驱动器和所述斩波器电路内，所述氮化镓场效应晶体管开关和所述晶体管在前道工艺期间在同一器件半导体层上被图案化。
根据本发明一实施态样，提供一种用于对氮化镓场效应晶体管进行可靠性测试的方法，所述方法包括：由驱动器电路产生驱动信号；分别由高端驱动器和低端驱动器驱动高端氮化镓场效应晶体管和低端氮化镓场效应晶体管的栅极。所述高端驱动器和所述低端驱动器从所述驱动器电路接收所述驱动信号；在前道工艺期间，在所述高端驱动器和所述低端驱动器及所述驱动器电路内在同一器件半导体层上将所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管图案化；和通过使用耦合到所述高端氮化镓场效应晶体管的源极和所述低端氮化镓场效应晶体管的漏极的电压探针测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的漏极到源极电压，来测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的动态导通状态电阻。
附图说明
下面参照以下各图详细阐述本公开的各种示例性实施例。提供图式仅是出于例示目的且这些图式仅绘示本公开的示例性实施例以有助于读者理解本公开。因此，图式不应被视为限制本公开的广度、范围或适用性。应注意，为使例示清楚及容易起见，这些图式并未按比例绘制。
图1示出根据本公开一些实施例的内置自测电路的实例，所述内置自测电路形成在用于功率放大装置(power amplification stage)的测试印刷电路板(printed circuitboard，PCB)上且采用低端GaN FET和高端GaN FET。
图2A示出根据本公开一些实施例的内置自测电路的实例，所述内置自测电路形成在用于功率放大装置的半导体晶片上且采用低端GaN FET和高端GaN FET。
图2B示出根据一些实施例的时序图，所述时序图示出图2A的内置自测电路的操作条件。
图3A示出根据本公开一些实施例的内置自测电路的实例，所述内置自测电路形成在用于功率放大装置的半导体晶片上且采用单个低端GaN FET。
图3B示出根据一些实施例的时序图，所述时序图示出图3A的内置自测电路的操作条件。
图4A示出根据一些实施例的斩波器电路的方块和操作图。
图4B示出根据一些实施例的脉冲产生电路的方块和操作图。
图5示出根据一些实施例的用于对一个或多个GaN FET进行可靠性测试的方法的流程图。
[符号的说明]
100：内置自测电路
101：驱动器电路
103：低端GaN双向开关/GaN双向开关/双向开关/GaN开关
105：高端GaN双向开关/GaN双向开关/双向开关/GaN开关
107：电压源VDD
109：电压探针/探针
111：驱动信号/第一驱动信号
113：驱动信号/第二驱动信号
114：电容器
115：电阻器
200A：内置自测电路
201：半导体晶片
202：驱动器电路
202a：与非门
202b：或非门
202c：第一电容器
202d：第二电容器
202e、202f：反相器
205：驱动信号/PWM信号
207：低端驱动器/驱动器
208：电压电平移位器(VLS)/电平移位器
209：驱动信号
211：高端驱动器
213：漏极参考电压VDD
215：第一电压探针/第一监测端点
217：GaN双向开关/GaN FET开关/GaN FET/高端GaN FET/高端GaN FET开关/GaN开关
219：GaN双向开关/GaN FET开关/GaN FET/低端GaN FET/低端GaN FET开关/GaN开关
221：电感器
223：负载电阻器
225：第二监测端点
227：电容器
231、233：脉宽调制波形
235：输出波形/波形
300A：内置自测电路
301：半导体晶片
303：驱动器电路
303a：与非门
303b：第一电容器
303c：反相器
305：驱动信号
307：低端驱动器
309：低端GaN FET开关/GaN FET开关/GaN开关
311：监测端点
312：电容器
313：监测端点
315：电压源VDD
316：电阻器
317、319：脉宽调制波形
321：输出波形
400A：斩波器
400B：脉冲发生器
401：PWM信号
402a：与非门/反相器
402b：反相器/反相器门/与非门
402c：输出反相器/反相器/反相器门
403：差分脉冲
404b：与非门
404c：输出反相器门/反相器门/反相器
405：第二脉冲/输入脉冲
407：第一脉冲/输入脉冲
415：窄脉冲/输出脉冲信号/脉冲信号
417：脉冲/差分脉冲/PWM信号
419：脉冲
421：脉冲/原始脉冲
501、503、505、507：操作
Vdd：电压源/漏极参考电压
Vss：源极参考电压
具体实施方式
以下参照附图对本公开的各种示例性实施例进行阐述，以使所属领域中的普通技术人员能够理解并使用本公开。如对所属领域中的普通技术人员将显而易见，在阅读本公开之后，可在不背离本公开的范围的条件下对本文中所述的实例作出各种改变或润饰。因此，本公开并非仅限于本文中所阐述及所示出的示例性实施例及应用。另外，本文中所公开的方法中的步骤的具体次序和/或层级仅为示例性方法。在保持位于本公开的范围内的同时，可基于设计偏好而对所公开方法或工艺的步骤的具体次序或层级进行重新排列。因此，所属领域中的普通技术人员应理解，本文中所公开的方法及技术是以样本次序呈现各种步骤或动作，且除非另外明确说明，否则本公开并非仅限于所呈现的具体次序或层级。
图1示出根据一些实施例的内置自测(build-in self-test,BIST)电路100的实例，所述内置自测电路100形成在用于功率放大装置的测试印刷电路板(PCB)上且采用低端GaN FET和高端GaN FET。在一些实施例中，用于HTOL测试的内置自测电路可分别包括低端GaN双向开关103和高端GaN双向开关105。在一个实施例中，如图1所示，低端GaN双向开关103和高端GaN双向开关105堆叠在一起，其中低端GaN FET的漏极耦合到高端GaN FET的源极。在一些实施例中，低端GaN的栅极参考接地，且高端GaN FET的栅极参考低端GaN FET的漏极处的浮动电压。在图1所示的示例性电路中，GaN双向开关103和105被由驱动器电路101产生的驱动信号111和113驱动。在一些实施例中，GaN双向开关103和105可在分开的GaN衬底和分开的共用衬底上。在其他实施例中，GaN双向开关103和105可在分开的GaN衬底上，但在单个共用衬底上。如图1所示，GaN开关105的漏极耦合到电压源VDD 107，且GaN开关103的源极耦合到接地GND。在一些实施例中，电压源VDD可被设置为介于350伏(V)到450V范围内的电压。例如，在一些实施例中，VDD 107可提供400V。
驱动器电路101提供驱动信号111和113，所述驱动信号111和113适于驱动GaN双向开关103和105的栅极，并使双向开关103和105导通和/或关断。在一些实施例中，驱动信号111可具有由驱动器电路101配置的第一占空比。在各种实施例中，驱动信号111可具有介于70％到85％范围内(例如，80％)的占空比(即，信号高的时间长度对信号低的时间长度之比)。在一些实施例中，驱动信号113可具有由驱动器电路101配置的第二占空比。在各种实施例中，驱动信号113可具有介于15％到30％范围内(例如，20％)的占空比。在一些实施例中，第一驱动信号111和第二驱动信号113的占空比彼此互补，使得其总和等于100％，并且一次仅导通GaN开关103和105中的一者。此外，驱动器电路101可被配置成基于被测器件(device under test，DUT)的操作参数来设置驱动信号111和113的占空比，如以下进一步详细论述。在一些实施例中，驱动器电路101可包括信号发生器和一个或多个死区时间控制电路(dead time control circuit)，其被配置成产生具有预定占空比的脉宽调制(pulsewidth modulated，PWM)驱动信号111和113。如图1所示，内置自测电路100可包括电阻器115，电阻器115的第一端耦合到GaN开关103的漏极和GaN开关105的源极，且第二端耦合到接地。此外，内置自测电路100还可包括电容器114，电容器114的第一端耦合到GaN开关103的漏极和GaN开关105的源极，且第二端耦合到接地。在一些实施例中，电阻器115和电容器114可过滤高频测量噪声。另外，内置自测电路100可包括电压探针109，电压探针109被配置成测量GaN开关103和105中的每一者的动态导通状态电阻(Rdson)。因此，电压探针109可被配置成测量电阻器115两端的电压，所述电压可用于确定GaN双向开关103和105的导通状态电阻。在一些实施例中，探针109可以是高电压差分探针(differential probe)。
图2A示出内置自测电路200A的实例，所述内置自测电路200A形成在用于功率放大装置的半导体晶片上且采用低端GaN FET和高端GaN FET两者。在一些实施例中，形成在半导体晶片201上的内置自测电路200A包括GaN双向开关219和217。在本公开的各种实施例中，内置自测电路200A可包括耦合到高端驱动器211的输入的电压电平移位器(voltagelevel shifter，VLS)208。在一些实施例中，电平移位器208用于为GaN开关217提供合适的偏置点。此外，高端驱动器211的输出可耦合到高端GaN FET开关217的栅极。内置自测电路200A还可包括耦合到低端GaN FET开关219的栅极的低端驱动器207。在一些实施例中，高端驱动器211的高电压轨可通过高电压二极管耦合到VDD，而低端驱动器207的低电压轨可耦合到GND。在操作中，高端和低端驱动器207和211分别控制GaN FET开关219和217，使得由驱动器207和211产生的输出信号可使GaN FET开关219和217从导通状态与关断状态之间的操作转换。
在各种实施例中，内置自测电路200A可包括被配置成提供驱动信号209和205的驱动器电路202，驱动信号209和205分别被输入到高端驱动器211和低端驱动器207。在一些实施例中，驱动信号209可具有由驱动器电路202配置的第一占空比。在各种实施例中，第一占空比可在介于15％到30％的范围内。例如，驱动信号209的第一占空比可以是20％。在一些实施例中，驱动信号205可具有由驱动器电路202配置的第二占空比。在各种实施例中，第二占空比可在介于70％到85％的范围内。例如，驱动信号205的第二占空比可以是80％。此外，驱动器电路202可被配置成基于可编程参数来设置驱动信号209和205的占空比。在一些实施例中，驱动器电路202可包括斩波器和脉冲发生器电路，所述电路被配置成产生具有可编程占空比的脉宽调制(PWM)驱动信号209和205。
在各种实施例中，驱动器电路202可包括被配置成提供具有各种占空比的信号的斩波器和脉冲发生器电路。如图2A所示，在一些实施例中，斩波器电路包括与非门202a，与非门202a具有被耦合以从时钟发生器(图中未示出)接收定时参考信号(例如，具有50％占空比的方波)的第一输入。与非门202a的第二输入耦合到一个或多个反相器202f的输出，反相器202f的输入被耦合以从同一时钟发生器接收上述定时参考信号。与非门202a的第二输入还耦合到第一电容器202c的第一端，第一电容器202c的第二端耦合到接地。在一些实施例中，第一电容器202c可用于过滤由时钟发生器产生的高频噪声。与非门202a的输出是具有期望占空比的PWM驱动信号，其随后用于产生驱动信号209。此外，如图2A所示，脉冲发生器电路可被配置成提供具有各种占空比或宽度的脉冲信号。脉冲发生器可包括或非门202b，或非门202b具有被耦合以从时钟发生器接收定时参考信号的第一输入。或非门202b的第二输入耦合到一个或多个反相器202e的输出，反相器202e的输入被耦合以从时钟发生器接收定时参考信号。或非门202b的第二输入还耦合到第二电容器202d的第一端，第二电容器202d的第二端耦合到接地。在一些实施例中，第二电容器202d可用于过滤由时钟发生器产生的高频噪声。或非门202b的输出是具有期望占空比或脉冲宽度的脉冲信号，其随后用于产生驱动信号205。
在进一步的实施例中，驱动器电路202内的晶体管和电容器与低端驱动器207和高端驱动器211以及GaN FET开关217和219内的晶体管可在前道(front-end-of-line，FEOL)工艺期间在同一半导体器件层上被图案化。在FEOL工艺期间，在形成用于将在FEOL工艺期间图案化的晶体管、电容器、电阻器和其他器件内连的金属化层之前，可在半导体晶片上图案化所述晶体管、电容器、电阻器和其他器件。此外，在后道(back-end-of-line，BEOL)工艺期间，将驱动器电路202耦合到低端驱动器207和高端驱动器211且随后将低端驱动器207和高端驱动器211耦合到GaN FET开关217和219的内连线可在同一金属化层上被图案化。
在一些实施例中，由斩波器和脉冲发生器电路产生的脉冲的占空比和频率可基于HTOL测试要求或任何应用相关器件可靠性规范来设计。例如，所产生的脉冲的占空比和频率可依据功率要求和/或GaN系器件的预测工作寿命来设置。在其他实施例中，驱动器电路202还可提供具有可编程死区时间控制的非重叠高端脉冲和低端脉冲。
如图2A所示，GaN开关217的漏极耦合到漏极参考电压VDD 213，且GaN开关219的源极可耦合到源极参考电压VSS。在一些实施例中，漏极参考电压VDD可设置为约400V，且源极参考电压VSS可设置为接地GND。在一些方法中，VSS和GND被连接以最小化开关噪声影响。
另外，内置自测电路200A可包括多个监测端点。例如，第一电压探针215可被配置成测量动态导通状态电阻(Rdson)。在一些实施例中，第一电压探针215可被配置成测量低端和高端GaN FET 217和219的漏极到源极电压。作为另一实例，第二电压探针可被配置成测量例如耦合在GaN FET开关219的漏极与接地之间的负载电阻器223两端的电压降。在一些实施例中，负载电阻器223两端的电压测量值可用于确定GaN FET 217和219的动态导通状态电阻。在其他实施例中，所述多个监测端点可安装在GaN FET开关217的栅极、源极和漏极。此外，包括连接到电容器227的电感器221的LC滤波器可布置在GaN FET 217和219与第二监测端点225之间。因此，LC滤波器可用于抑制高频噪声。在其他实施例中，一个或多个监测端点可分别安装在高端驱动器211和低端驱动器207的输入处。内置自测电路200A的一个示例性优点是其允许对动态Rdson退化进行晶片上监测(on-wafer monitoring)，此减少具有外延层的GaN FET器件的HTOL测试的周期时间。
在一些实施例中，内置自测电路200A可在芯片上实施。芯片上实施的内置自测电路200A的一个示例性优点是其允许监测半导体晶片的每个管芯上的动态Rdson退化。芯片上实施的内置自测电路200A的另一个示例性优点是其提供低成本和原位GaN晶片品质测试。芯片上实施的内置自测电路200A还提供对动态Rdson退化的加速监测。例如，内置自测电路200A可将测试周期时间从4周减少到1天，而不牺牲任何晶片。
另外，内置自测电路200A可被配置成感测GaN FET结温(junction temperature)与动态导通状态电阻(Rdson)之间的关系。例如，来自所述多个监测端点的监测端点的子集可被配置成测量GaN FET 217和219的温度。因此，温度测量可用于构建GaN FET 217和219结温与其动态导通状态电阻(Rdson)之间的关系。在这方面，感测GaN FET结温与动态导通状态电阻(Rdson)之间的关系可允许进行GaN FET器件的寿命预测研究。
图2B示出根据一些实施例的时序图，所述时序图示出图2A的内置自测电路的操作条件。因此，脉宽调制波形231和233可分别被提供到高端GaN FET 217和低端GaN FET 219的栅极。在一些实施例中，脉宽调制波形231和233的占空比可基于要进行可靠性测试的器件的操作参数来确定。例如，具有需要高频开关操作的GaN FET的器件可用频率高达60MHz且占空比在20％到80％范围内的PWM波形进行测试。作为另一实例，具有需要高功率开关操作的GaN FET的器件可用具有大的占空比的PWM波形进行测试。此外，操作参数可基于高温工作寿命(High-Temperature Operating Life，HTOL)测试要求来确定。因此，脉宽调制波形231和233的占空比可基于HTOL应力测试参数(例如，升高的温度、高电压和/或预定时间段的动态操作)来设计。如图2B所示，PWM波形231和233彼此互补，使得当一个波形处于高状态时，另一个波形处于低状态。如此一来，GaN FET217和219不会同时导通。此外，可在第一监测端点215或第二监测端点225处观察到输出波形235。如图2B所示，波形235的电压在其峰值处可达到VDD(例如，400V)。在一些实施例中，输出波形235指示高端GaN FET 217的开关特性。例如，轨到轨(例如，0V到400V)输出摆幅(swing)指示高端GaN FET 217表现出低动态导通状态电阻(Rdson)。
图3A示出内置自测电路300A的实例，所述内置自测电路300A形成在用于功率放大装置的半导体晶片上且仅采用单个低端GaN FET开关309。类似于内置自测电路200A，具有单个低端GaN FET的内置自测电路300A可包括驱动器电路303，驱动器电路303包括被配置成提供具有各种占空比的驱动信号305的斩波器电路。在各种实施例中，驱动信号305可具有介于15％到30％范围内(例如，20％)的占空比。在一个实施例中，由斩波器电路产生的脉冲的占空比和频率可基于HTOL测试要求或任何应用相关器件可靠性规范来设计。在一些实施例中，内置自测电路300A可与GaN FET开关309形成在同一半导体晶片301上。例如，可编程驱动器电路303内的晶体管和电容器与低端驱动器307和GaN FET开关309内的晶体管可在前道(FEOL)工艺期间在同一半导体器件层上被图案化。此外，在后道(BEOL)工艺期间，将驱动器电路303耦合到低端驱动器307、且随后将低端驱动器307耦合到GaN FET开关309的内连线可在同一金属化层上被图案化。与内置自测电路200A相比，内置自测电路300A的一个示例性优点是其实施可使得芯片面积减小。例如，在内置自测电路300A的一些实施形式中，芯片面积可减少30％。
在一些实施例中，类似于图2A中所绘示的内置自测电路，内置自测电路300A可在具有自动可编程驱动器电路303和低端驱动器307的芯片上实施。如图3A所示，在一些实施例中，驱动器电路303的斩波器电路包括与非门303a，与非门303a具有被耦合以从时钟发生器(图中未示出)接收定时参考信号(例如，具有50％占空比的方波)的第一输入。与非门303a的第二输入耦合到一个或多个反相器303c的输出，反相器303c的输入被耦合以从同一时钟发生器接收上述定时参考信号。与非门303a的第二输入还耦合到第一电容器303b的第一端，第一电容器303b的第二端耦合到接地。在一些实施例中，第一电容器303b可用于过滤由时钟发生器产生的高频噪声。与非门303a的输出是具有期望占空比的PWM驱动信号，其可用于产生驱动信号305。此外，如图3A所示，GaN开关309的漏极可耦合到电压源VDD 315，且GaN开关309的源极可耦合到源极参考电压VSS。在一些实施例中，电压源VDD 315可被设置为约400V。在一些方法中，VSS和GND可被连接以最小化开关噪声影响。
此外，内置自测电路300A可包括被配置成测量动态导通状态电阻(Rdson)的监测端点313和311。因此，监测端点313和311可测量耦合到电压源VDD 315和GaN开关309的漏极的电阻器316两端的电压。随后，电阻器316两端的测量电压可用于确定GaN开关309的动态导通状态电阻。在一些实施例中，可在GaN FET开关309的栅极、源极和漏极处安装额外的监测端点。在各种实施例中，耦合到GaN开关309的漏极和接地的电容器312可过滤高频测量噪声。
图3B示出时序图，所述时序图示出图3A的内置自测电路的操作条件。在一些实施例中，低端驱动器307可由脉宽调制波形317驱动。随后，脉宽调制波形319可被提供到低端GaN FET开关309的栅极。在监测端点313和311处，可观察到类似于上述输出波形235的输出波形321。
图4A示出根据一些实施例的斩波器400A的电路和操作图。在一些实施例中，斩波器400A可包括与非门402a，与非门402a具有耦合到时钟源的第一输入和耦合到一串反相器402b的第二输入。与非门402a的输出耦合到输出反相器402c的输入。在一些实施例中，斩波器400A可实施具有偶数个反相器门402b的延迟线。此外，输出反相器402c可用于实施逻辑非(即，反相器门402c的输出代表与其输入相反的逻辑电平)。在一些实施例中，斩波器400A可在驱动器电路202内的芯片上实施。在各种实施例中，斩波器400A可使用源极耦合逻辑(Source Couple Logic，SCL)技术来实施，此提供了对工艺变化的较低敏感度。在一些实施例中，斩波器400A可与GaN双向开关219和217在同一管芯上实施。
现在将参照图4A解释斩波器400A的操作。在一些实施例中，由斩波器400A产生的PWM信号401的占空比由在与非门402b的第一输入处提供的第一脉冲407与在与非门402b的第二输入处提供的第二脉冲405之间的相位差确定。在一些实施例中，第二脉冲405是第一脉冲407的延迟版本。例如，第一脉冲407与第二脉冲405之间的大的相位差可产生具有小占空比的PWM信号。更具体来说，当供应到与非门402b的第一输入的第一脉冲407为高并且第二脉冲405为高时，与非门402b的输出为低。另一方面，当第二脉冲405为低而第一脉冲407为高时，与非门402b的输出为低。就此来说，与非门402b比较输入脉冲407和405，并输出差分脉冲403。在一些实施例中，反相器402c可用于产生PWM信号401，所述PWM信号401是通过输出反相器402c延迟了传播时间的差分脉冲403的逻辑补码(logical complement)。在一些实施例中，由一串反相器402a提供的延迟、以及由此产生的PWM信号401的占空比可通过以可编程方式将期望数量的反相器402a串联耦合到与非门402b的第二输出而为可编程的。类似地，由图2A的一个或多个反相器202e提供的延迟、以及由此产生的PWM信号205的占空比可通过以可编程方式将期望数量的反相器2023串联耦合到或非门202b的第二输出而为可编程的，如图2A所示。
图4B示出根据一些实施例的脉冲发生器400B的电路和操作图。如图4B所示，脉冲发生器400B可使用类似于以上关于图4A描述的结构的延迟线和与非门404b来实施。在一些实施例中，延迟线包括奇数个反相器门404d。在其他实施例中，延迟线包括偶数个反相器门404d。此外，和与非门404b串联连接的输出反相器门404c可用于实施逻辑非。在一些实施例中，脉冲发生器400B可在驱动器电路202内的芯片上实施。在各种实施例中，可使用源极耦合逻辑(SCL)技术来实施脉冲发生器400B，此提供了对工艺变化的较低敏感度。在一些实施例中，脉冲发生器400B可与GaN双向开关219和217在同一管芯上实施。在一些实施例中，脉冲发生器400B的输出是占空比为20％或小于20％的窄脉冲415。
在操作中，脉冲发生器400B被配置成比较两个脉冲421和419(所述两个脉冲中的一者被延迟到另一者)，且然后产生脉冲417，所述脉冲417指示脉冲421和419的时间上相邻的上升沿和下降沿之间的时间差的量，如图4B所示。例如，脉冲发生器400B可使用与非门404b比较原始脉冲421及其延迟版本419，并输出差分脉冲417。在一些实施例中，反相器门404c可用于生成输出脉冲信号415，所述输出脉冲信号415是通过反相器404c延迟了传播时间的差分脉冲417的逻辑补码。在一些实施例中，由延迟线404d提供的延迟、以及由此产生的PWM信号417的占空比可通过以可编程方式将期望数量的反相器404d串联耦合到与非门404b的第二输出而为可编程的。
在一些实施例中，如以上所论述，PWM信号401和脉冲信号415可用于在可靠性测试下驱动GaN FET开关。具体来说，具有各种占空比和脉冲宽度的PWM信号401和脉冲信号415可用于评估GaN FET开关的工作寿命内的潜在可靠性问题。
图5示出根据一些实施例的用于对一个或多个GaN FET进行可靠性测试的方法的流程图。例如，图5的流程图示出HTOL应力测试的操作。因此，在操作501处，由图2A的驱动器电路202产生驱动信号。接下来，在操作503处，驱动信号驱动高端GaN FET 217和低端GaNFET 219的栅极。随后，在操作505处，通过一个或多个监测端点测量高端和低端GaN FET的动态导通状态电阻(Rdson)。此外，在操作507处，如果预定的HTOL应力测试时间段尚未到期，那么对于由驱动器电路202产生的后续驱动信号，重复操作501、503和505。如果预定的HTOL应力测试时间段已经到期(图5的步骤507)，那么HTOL压力测试的操作结束。在一些实施例中，预定的HTOL应力测试时间段可基于被测GaN FET的寿命预期。此外，HTOL可靠性测试装置可接收操作参数，例如驱动信号的占空比或HTOL应力测试时间段。在各种实施例中，操作参数可基于高温工作寿命(HTOL)测试要求，所述测试要求是为被测GaN FET的每个失效机制指定的。
在各种实施例中，图5所示的HTOL应力测试操作使被测GaN FET器件老化，从而可预测GaN FET器件的工作寿命。例如，1,000个HTOL小时可能预测最少为“X”年的操作。
在一些实施例中，温度工作寿命测试可用于确定被测器件的故障时间或工作寿命。例如，GaN FET的结温和其相应的动态导通状态电阻之间的关系可用来确定被测GaNFET的工作寿命。更具体来说，多个结温与被测GaN FET的相应动态导通状态电阻之间所测得的关系可预测未测试的结温的工作寿命。就此来说，可利用外推法来预测HTOL测试期间未涵盖的温度范围或点的工作寿命。
尽管以上已阐述了本公开的各种实施例，然而应理解，所述实施例仅以举例方式而非以限制方式呈现。同样，各个图式可绘示示例性架构或配置，提供所述示例性架构或配置是为了使所属领域中的普通技术人员能够理解本公开的示例性特征及功能。然而，所属领域中的普通技术人员应理解，本公开并非仅限于所示出的示例性架构或配置，而是可使用各种替代架构及配置来实施。另外，如所属领域中的普通技术人员应理解，一个实施例的一个或多个特征可与本文中所述的另一实施例的一个或多个特征进行组合。因此，本公开的广度及范围不应受上述示例性实施例中的任一示例性实施例限制。
还应理解，本文中每当使用例如“第一”、“第二”等称谓来提及元件时均不是笼统地限制所述元件的数量或次序。确切来说，本文中使用这些称谓作为区分两个或更多个元件或区分元件的实例的便捷手段。因此，提及第一元件和第二元件并不意味着仅可采用两个元件或者第一元件必须以某种方式在第二元件之前。
另外，所属领域中的普通技术人员应理解，可使用各种不同的技术及技法中的任一种来表示信息及信号。举例来说，数据、指令、命令、信息、信号、位及符号(举例来说，在以上说明中可能提及的)可由电压、电流、电磁波、磁场或磁性粒子、光学场或光学粒子或其任意组合来表示。
所属领域中的普通技术人员还应理解，结合本文中所公开的各个方面阐述的各种例示性逻辑区块、模块、处理器、手段、电路、方法和功能中的任一者可由电子硬件(例如，数字实施形式、模拟实施形式或两者的组合)、韧件、包含指令的各种形式的程序或设计代码(为方便起见，在本文中可被称为“软件”或“软件模块”)或这些技术的任意组合来实施。
为清楚地例示硬件、韧件及软件的此种可互换性，以上已对各种例示性组件、区块、模块、电路及步骤在其功能方面进行了大体阐述。此种功能是被实施为硬件、韧件还是软件、抑或被实施为这些技术的组合取决于具体应用及施加于整个系统的设计约束条件。所属领域中的技术人员可针对每一具体应用以各种方式实施所阐述的功能，但此种实施决策不会导致脱离本公开的范围。根据各种实施例，处理器、器件、组件、电路、结构、机器、模块等可被配置成执行本文中所述的功能中的一个或多个功能。本文中针对规定操作或功能使用的用语“被配置成”或“被配置用于”是指处理器、器件、组件、电路、结构、机器、模块、信号等被实体构造成、编程成、排列成和/或格式化成执行规定操作或功能。
此外，所属领域中的普通技术人员应理解，本文中所述的各种例示性逻辑区块、模块、器件、组件及电路可在集成电路(integrated circuit，IC)内实施或由集成电路(IC)执行，所述集成电路可包括数字信号处理器(digital signal processor，DSP)、应用专用集成电路(application specific integrated circuit，ASIC)、现场可编程门阵列(fieldprogrammable gate array，FPGA)或其他可编程逻辑器件、或其任意组合。逻辑区块、模块及电路还可包括天线和/或收发器，以与网络内或器件内的各种组件进行通信。被编程成执行本文中的功能的处理器将变成专门编程的或专用的处理器，且可被实施为计算器件的组合，例如DSP与微处理器的组合、多个微处理器、一个或多个微处理器与DSP核的结合、或者执行本文中所述的功能的任何其他合适的配置。
如果以软件的形式实施，那么所述功能可作为一个或多个指令或代码存储在计算机可读媒体上。因此，本文中所公开的方法或算法的步骤可被实施为存储在计算机可读媒体上的软件。计算机可读媒体包括计算机存储媒体及通信媒体二者，包括任何可能够将计算机程序或代码从一个地方传递到另一地方的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为示例而非限制，这种计算机可读媒体可包括随机存取存储器(randomaccess memory，RAM)、只读存储器(read only memory，ROM)、电可擦可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、只读光盘(compactdisk-ROM，CD-ROM)或其他光盘存储器器件、磁盘存储器器件或其他磁性存储器器件、或者可用于以指令或数据结构的形式存储所期望的程序代码且可由计算机存取的任何其他媒体。
在本文件中，本文中使用的用语“模块”是指用于执行本文中所述的相关功能的软件、韧件、硬件以及这些元件的任意组合。另外，出于论述目的，各种模块被阐述为离散模块；然而，对于所属领域中的普通技术人员来说显而易见的是，可将两个或更多个模块组合形成单个模块，由所述单个模块执行根据本公开的实施例的相关功能。
其他形态
根据本发明一实施态样，其为一种用于堆叠氮化镓场效应晶体管的可靠性测试装置，包括：高端氮化镓场效应晶体管；低端氮化镓场效应晶体管；高端驱动器，耦合到所述高端氮化镓场效应晶体管的栅极；低端驱动器，耦合到所述低端氮化镓场效应晶体管的栅极；驱动器电路，耦合到所述高端驱动器和所述低端驱动器并被配置成产生能够驱动所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的驱动信号。其中在所述高端驱动器和所述低端驱动器及所述驱动器电路内，所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管在前道工艺期间在同一半导体器件层上被图案化。
在上述态样，所述驱动器电路包括：斩波器电路和脉冲发生器电路，所述斩波器电路和所述脉冲发生器电路分别被配置成产生所述驱动信号。
在上述态样，所述驱动信号是具有预定占空比的脉宽调制信号。
在上述态样，所述驱动器电路还被配置成基于操作参数设置所述驱动信号的占空比。
在上述态样，所述驱动器电路的所述操作参数是基于高温工作寿命测试要求。
在上述态样，所述装置还包括：耦合到所述高端驱动器的输入的电压电平移位器。
在上述态样，所述装置还包括：多个监测端点，所述多个监测端点被配置成测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的动态导通状态电阻。
在上述态样，所述多个监测端点安装在所述高端氮化镓场效应晶体管的漏极、源极和栅极。
根据本发明另一实施态样，其为一种用于测试氮化镓场效应晶体管的可靠性的内置自测电路，包括：氮化镓场效应晶体管开关；驱动器，耦合到所述氮化镓场效应晶体管开关的栅极；斩波器电路，耦合到所述驱动器，并且被配置成产生能够驱动所述氮化镓场效应晶体管开关的驱动信号。其中在所述驱动器和所述斩波器电路内，所述氮化镓场效应晶体管开关和所述晶体管在前道工艺期间在同一器件半导体层上被图案化。
在上述态样，所述驱动信号是具有预定占空比的脉宽调制信号。
在上述态样，所述斩波器电路还被配置成基于操作参数设置所述驱动信号的所述占空比。
在上述态样，所述斩波器电路的所述操作参数是基于高温工作寿命测试要求。
在上述态样，所述内置自测电路还包括：多个监测端点，所述多个监测端点被配置成测量所述氮化镓场效应晶体管的动态导通状态电阻。
在上述态样，所述斩波器电路包括：基于偶数个反相器门的延迟线和比较器。
根据本发明另一实施态样，其为一种用于对氮化镓场效应晶体管进行可靠性测试的方法，所述方法包括：由驱动器电路产生驱动信号；分别由高端驱动器和低端驱动器驱动高端氮化镓场效应晶体管和低端氮化镓场效应晶体管的栅极。其中所述高端驱动器和所述低端驱动器从所述驱动器电路接收所述驱动信号；在前道工艺期间，在所述高端驱动器和所述低端驱动器及所述驱动器电路内在同一器件半导体层上将所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管图案化；和通过使用耦合到所述高端氮化镓场效应晶体管的源极和所述低端氮化镓场效应晶体管的漏极的电压探针测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的漏极到源极电压，来测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的动态导通状态电阻。
在上述态样，所述驱动信号是脉宽调制信号。
在上述态样，所述的方法还包括：基于操作参数确定所述脉宽调制驱动信号的占空比。
在上述态样，所述方法还包括：接收所述驱动器电路中的所述操作参数，
在上述态样，所述操作参数是基于高温工作寿命测试要求。
在上述态样，所述方法还包括：感测所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的结温与相应的所述动态导通状态电阻之间的关系。
在上述态样，所述方法还包括：基于所述结温与相应的所述动态导通状态电阻之间的所述关系来确定所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的工作寿命。
对本公开中所述的实施方式的各种修改对于所属领域中的技术人员来说将轻易显而易见，且在不背离本公开的范围的条件下，本文中所定义的一般原理也可应用于其他实施方式。因此，本公开并非旨在仅限于本文中所示的实施方式，而是符合与在以上权利要求书中所述的本文所公开新颖特征及原理一致的最宽广范围。

Claims (10)

1.一种用于堆叠氮化镓场效应晶体管的可靠性测试装置，包括：
高端氮化镓场效应晶体管；
低端氮化镓场效应晶体管；
高端驱动器，耦合到所述高端氮化镓场效应晶体管的栅极；
低端驱动器，耦合到所述低端氮化镓场效应晶体管的栅极；以及
驱动器电路，耦合到所述高端驱动器和所述低端驱动器并被配置成产生能够驱动所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的驱动信号，
其中在所述高端驱动器和所述低端驱动器及所述驱动器电路内，所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管在前道工艺期间在同一半导体器件层上被图案化。
2.根据权利要求1所述的装置，其中所述驱动器电路包括斩波器电路和脉冲发生器电路，所述斩波器电路和所述脉冲发生器电路分别被配置成产生所述驱动信号，且所述驱动信号是具有预定占空比的脉宽调制信号。
3.根据权利要求1所述的装置，其中所述驱动器电路还被配置成基于操作参数设置所述驱动信号的占空比，或基于高温工作寿命测试要求。
4.根据权利要求1所述的装置，还包括多个监测端点，所述多个监测端点被配置成测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的动态导通状态电阻。
5.一种用于测试氮化镓场效应晶体管的可靠性的内置自测电路，包括：
氮化镓场效应晶体管开关；
驱动器，耦合到所述氮化镓场效应晶体管开关的栅极；以及
斩波器电路，耦合到所述驱动器，并且被配置成产生能够驱动所述氮化镓场效应晶体管开关的驱动信号，
其中在所述驱动器和所述斩波器电路内，所述氮化镓场效应晶体管开关和所述晶体管在前道工艺期间在同一器件半导体层上被图案化。
6.根据权利要求5所述的内置自测电路，其中所述斩波器电路还被配置成基于操作参数设置所述驱动信号的占空比，且所述斩波器电路的所述操作参数是基于高温工作寿命测试要求。
7.根据权利要求5所述的内置自测电路，还包括多个监测端点，所述多个监测端点被配置成测量所述氮化镓场效应晶体管的动态导通状态电阻。
8.一种用于对氮化镓场效应晶体管进行可靠性测试的方法，所述方法包括：
由驱动器电路产生驱动信号；
分别由高端驱动器和低端驱动器驱动高端氮化镓场效应晶体管和低端氮化镓场效应晶体管的栅极，
其中所述高端驱动器和所述低端驱动器从所述驱动器电路接收所述驱动信号；
在前道工艺期间，在所述高端驱动器和所述低端驱动器及所述驱动器电路内在同一器件半导体层上将所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管及所述晶体管图案化；以及
通过使用耦合到所述高端氮化镓场效应晶体管的源极和所述低端氮化镓场效应晶体管的漏极的电压探针测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的漏极到源极电压，来测量所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的动态导通状态电阻。
9.根据权利要求8所述的方法，还包括：
感测所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的结温与相应的所述动态导通状态电阻之间的关系。
10.根据权利要求9所述的方法，还包括：
基于所述结温与相应的所述动态导通状态电阻之间的所述关系来确定所述高端氮化镓场效应晶体管和所述低端氮化镓场效应晶体管的工作寿命。
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