CN113745315B - P型基区碳化硅das器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种P型基区碳化硅DAS器件及其制备方法，P型基区碳化硅DAS器件，包括：衬底、外延结构、阳极和阴极，外延结构依次包括位于衬底一侧的N+缓冲区、P‑基区、P+缓冲区和P+区，阳极位于外延结构远离衬底的一侧，阴极位于衬底远离N+缓冲区的一侧，本发明引入P+区/P+缓冲区/P‑基区/N+缓冲区的外延结构，有利于消除局部电场集中，使得碳化硅DAS器件内部电场均匀分布，从而降低表面电场对刻蚀角度的敏感性，确保碳化硅DAS器件正常工作。此外，制备具有P+缓冲区和P‑基区的碳化硅DAS器件时可使用纯刻蚀斜面终端，无需进行离子注入，不仅有效降低了工艺复杂度，同时也能够避免离子注入带来的材料缺陷。
Description
技术领域
本发明属于整流器技术领域，具体涉及一种P型基区碳化硅DAS器件及其制备方法。
背景技术
DAS(Diode Avalanche Shaper，二极管雪崩整流器)是一种半导体短路开关二极管，具有高效率、高可靠性、连续工作时间长和体积小等特点，通常作为关键器件应用于UWB(Ultra Wide Band，超宽带)脉冲信号源。
由于硅材料的理论极限，硅基DAS已无法满足多数几千伏甚至是几十千伏的脉冲系统的要求。碳化硅材料具有比硅材料高的禁带宽度、饱和漂移速度、热导率、临界击穿电场和抗辐照能力，使得碳化硅基DAS器件的性能优于硅基DAS。在同等电压等级要求的脉冲系统中，碳化硅基DAS的串联数量远小于硅基DAS，极大地节省了系统的体积；同时，漂移区厚度的降低和饱和漂移速度的提升能够降低器件的电压上升时间，使得碳化硅基DAS可以工作在高频、高速条件下。
然而，受限于目前碳化硅器件的制备工艺，使得常规碳化硅基N型基区的DAS器件难以制备，局部电场集中使得DAS器件常常在工作前失效，难以充分发挥碳化硅材料的优势，限制了DAS器件的性能。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种P型基区碳化硅DAS器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
第一方面，本发明提供一种P型基区碳化硅DAS器件，包括：
衬底；
位于所述衬底一侧的外延结构，所述外延结构包括N+缓冲区、P-基区、P+缓冲区和P+区，其中，所述P-基区位于所述N+缓冲区远离所述衬底的一侧，所述P+区位于所述P-基区远离所述衬底的一侧，所述P+缓冲区位于所述P-基区与所述P+区之间；
位于所述外延结构远离所述衬底一侧的阳极；
位于所述衬底远离所述N+缓冲区一侧的阴极；
所述P型基区碳化硅DAS器件还包括SiO2钝化层，所述SiO2钝化层覆盖于所述外延结构远离所述衬底一侧的表面；所述N+缓冲区包括第一区域、以及包围所述第一区域的台阶区域，沿垂直于所述衬底所在平面的方向，所述P-基区、P+缓冲区和P+区的正投影位于所述第一区域内，所述阳极的正投影与所述SiO2钝化层的正投影不交叠。
在本发明的一个实施例中，所述N+缓冲区包括N型SiC材料。
在本发明的一个实施例中，所述N+缓冲区的掺杂离子为氮离子，所述氮离子的掺杂浓度为1×1018～5×1018cm-3。
在本发明的一个实施例中，所述P-基区、所述P+缓冲区及所述P+区均包括P型SiC材料。
在本发明的一个实施例中，所述P-基区、所述P+缓冲区和所述P+区的掺杂离子为铝离子。
在本发明的一个实施例中，所述P-基区中铝离子的掺杂浓度为1×1014～5×1016cm-3，所述P+区中铝离子的掺杂浓度1×1019～1×1020cm-3。
在本发明的一个实施例中，沿所述阴极指向所述阳极的方向，所述P+缓冲区中铝离子的掺杂浓度逐渐增大。
在本发明的一个实施例中，所述阴极与所述衬底之间为欧姆接触，所述阳极与所述P+区之间为欧姆接触。
第二方面，本发明提供一种P型基区碳化硅DAS器件的制备方法，包括：
提供一SiC衬底，并对所述SiC衬底进行RCA标准清晰，得到N+衬底；
在所述N+衬底的一侧形成N+缓冲区；
在所述N+缓冲区远离所述N+衬底的一侧形成P-基区；
在所述P-基区远离所述N+衬底的一侧形成P+缓冲区；
在所述P+缓冲区远离所述N+衬底的一侧形成P+区；
刻蚀所述N+缓冲区、所述P-基区、所述P+缓冲区及所述P+区，所述N+缓冲区形成第一区域和包围所述第一区域的台阶区域；
在所述外延结构远离所述N+衬底的一侧表面生长牺牲氧化层，并在去除所述牺牲氧化层之后淀积形成SiO2钝化层；
在所述P+区远离所述N+衬底一侧的表面上刻蚀所述SiO2钝化层，得到欧姆接触窗口，并在所述欧姆接触窗口内淀积Ti/Ni/Al，腐蚀、退火后形成P型欧姆接触，得到阳极；
在所述N+衬底远离所述N+缓冲区的一侧淀积Ni，形成阴极后，获得制作完成的P型基区碳化硅DAS器件。
与现有技术相比，本发明的有益效果在于：
本发明提供一种P型基区碳化硅DAS器件，包括：衬底、外延结构、阳极和阴极，外延结构包括N+缓冲区、P-基区、P+缓冲区和P+区，其中，P-基区位于N+缓冲区远离衬底的一侧，P+区位于P-基区远离衬底的一侧，P+缓冲区位于P-基区与P+区之间。本发明通过引入P+区/P+缓冲区/P-基区/N+缓冲区的外延结构，有利于消除局部电场集中，使得碳化硅DAS器件内部电场均匀分布，从而降低表面电场对刻蚀角度的敏感性，确保碳化硅DAS器件正常工作。此外，本发明还提供了一种P型基区碳化硅DAS器件的制备方法，制备具有P+缓冲区和P-基区的碳化硅DAS器件时可使用纯刻蚀斜面终端，无需进行离子注入，不仅有效降低了工艺复杂度，同时也能够避免离子注入带来的材料缺陷。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的P型基区碳化硅DAS器件的一种结构示意图；
图2是本发明实施例提供的P型基区碳化硅DAS器件的一种俯视示意图；
图3是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的一种流程图；
图4是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的示意图；
图5是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的另一种示意图；
图6是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的另一种示意图；
图7是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的另一种示意图；
图8是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的另一种示意图；
图9是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的另一种示意图；
图10是本发明实施例提供的P型基区碳化硅DAS器件的测试结果图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
图1是本发明实施例提供的P型基区碳化硅DAS器件的一种结构示意图。请参见图1，本发明提供一种P型基区碳化硅DAS器件100，包括：
衬底10；
位于衬底10一侧的外延结构20，外延结构20包括N+缓冲区201、P-基区202、P+缓冲区203和P+区204，其中，P-基区202位于N+缓冲区201远离衬底10的一侧，P+区204位于P-基区202远离衬底10的一侧，P+缓冲区203位于P-基区202与P+区204之间；
位于外延结构20远离衬底10一侧的阳极30；
位于衬底10远离N+缓冲区201一侧的阴极40；
P型基区碳化硅DAS器件100还包括SiO2钝化层50，SiO2钝化层50覆盖于外延结构20远离衬底10一侧的表面；N+缓冲区201包括第一区域S1、以及包围第一区域S1的台阶区域S2，沿垂直于衬底10所在平面的方向，P-基区202、P+缓冲区203和P+区204的正投影位于第一区域S1内，阳极30的正投影与SiO2钝化层50的正投影不交叠。
具体而言，本发明提供的P型基区碳化硅DAS器件100由衬底10、外延结构20、阳极30、阴极40和SiO2钝化层50构成，其中，阳极30位于外延结构20远离衬底10的一侧、阴极40位于衬底10远离外延结构20的一侧，外延结构20可以包括N+缓冲区201、P-基区202、P+缓冲区203和P+区204，如图1所示，P-基区202位于N+缓冲区201远离衬底10的一侧，P+区204位于P-基区202远离衬底10的一侧，P+缓冲区203位于P-基区202与P+区204之间。
本实施例中，N+缓冲区201包括第一区域S1和包围第一区域S1的台阶区域S2，沿垂直于衬底10所在平面的方向，P-基区202、P+缓冲区203和P+区204的正投影位于第一区域S1内。换句话说，在与衬底10所在平面垂直的方向上，台阶区域S2距离衬底10的距离小于第一区域S1距离衬底10的距离，而P-基区202、P+缓冲区203和P+区204均位于第一区域S1内。
图2是本发明实施例提供的P型基区碳化硅DAS器件的一种俯视示意图。进一步地，请结合图1-2，SiO2钝化层50覆盖于外延结构20远离衬底10一侧的表面，且阳极30在垂直于衬底10所在平面的方向上的正投影与SiO2钝化层50的正投影不交叠，也就是说，在P+区204远离P+缓冲区203的一侧表面上，阳极30所在的区域并不覆盖SiO2钝化层50。示例性地，N+缓冲区201中的台阶区域S2可通过刻蚀工艺形成。
可以理解的是，区别于相关技术中的硅P+/N-/N+型DAS器件，本发明通过引入P+区204/P+缓冲区203/P-基区202/N+缓冲区201的外延结构20，有利于消除局部电场集中，使得碳化硅DAS器件100内部电场均匀分布，从而降低表面电场对刻蚀角度的敏感性，确保碳化硅DAS器件100正常工作。
可选地，阴极40与衬底10之间为欧姆接触，阳极30与P+区204之间为欧姆接触。
可选地，N+缓冲区201包括N型SiC材料，N+缓冲区201的掺杂离子可以为氮离子，且氮离子的掺杂浓度为1×1018～5×1018cm-3。
本实施例中，N+缓冲区201可掺杂氮离子，以形成N型掺杂。可以理解的是，氮离子的掺杂浓度过高会影响N+缓冲区201与P-基区202界面处的材料质量，反之，氮离子的掺杂浓度过低会影响注入系数，因而本实施例将N+缓冲区201中氮离子的掺杂浓度设置为1×1018～5×1018cm-3，有利于改善上述P型基区碳化硅DAS器件100的质量，并保证其可靠性。
进一步地，上述外延结构20中，P-基区202、P+缓冲区203及P+区204均包括P型SiC材料，P-基区202中铝离子的掺杂浓度为1×1014～5×1016cm-3，P+区204中铝离子的掺杂浓度1×1019～1×1020cm-3。
具体而言，P-基区202、P+缓冲区203和P+区204中可掺杂铝离子，以形成P型掺杂。需要说明的是，P-基区202中铝离子的掺杂浓度应当以及DAS器件100所需的击穿电压设置，例如，本实施例中P-基区202的铝离子掺杂浓度为1×1014～5×1016cm-3。
另外，由于P+区204中铝离子的掺杂浓度过低时会影响阳极30与P+缓冲区203之间欧姆接触的形成质量，因此P+区204的铝离子掺杂浓度必须高于1×1019cm-3，示例性地，本实施例中P+区204的铝离子掺杂浓度1×1019～1×1020cm-3。
可选地，上述P型基区碳化硅DAS器件100中，沿阴极40指向阳极30的方向，P+缓冲区203中铝离子的掺杂浓度逐渐增大。
具体而言，对于上述P型基区碳化硅DAS器件100，P+缓冲区203内铝离子的掺杂浓度可以沿阴极40指向阳极30的方向逐渐增大，有效降低动态工作时DAS器件100的表面电场，以满足不同等级的DAS器件100要求。当然，在本发明的一些其他实施例中，P+缓冲区203铝离子的掺杂浓度也可以保持不变，本申请对此不做限定。
显然，与相关技术中的传统硅基N型DAS器件相比，本发明将P-基区202的掺杂类型由N型变为P型，使得PN结处的刻蚀角度变为正角，消除了PN结处表面的电场集中，从而确保器件正常工作。此外，本发明在P-基区202和P+区204之间引入P+缓冲区203，可以有效降低P+/P-结表面处的局部电场集中，确保器件正常工作，并且具有P-基区202和P+缓冲区203的碳化硅DAS器件可以使用纯刻蚀斜面终端，不需要离子注入，降低工艺复杂度的同时，避免离子注入带来的材料缺陷；进一步地，P+缓冲区203的引入还可以降低刻蚀斜面终端的角度敏感性，使得DAS器件100能够使用更大的刻蚀角度以节省器件的芯片面积。
图3是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的一种示意图，图4-9是本发明实施例提供的P型基区碳化硅DAS器件的制备方法的示意图。请结合图1及图3-9，本发明还提供了一种P型基区碳化硅DAS器件100的制备方法，包括：
S101、提供一SiC衬底，并对SiC衬底进行RCA标准清洗，得到N+衬底10；
S102、在N+衬底10的一侧形成N+缓冲区201；
S103、在N+缓冲区201远离N+衬底10的一侧形成P-基区202；
S104、在P-基区202远离N+衬底10的一侧形成P+缓冲区203；
S105、在P+缓冲区203远离N+衬底10的一侧形成P+区204；
S106、刻蚀N+缓冲区201、P-基区202、P+缓冲区203及P+区204，N+缓冲区201形成第一区域S1和包围第一区域S1的台阶区域S2；
S107、在外延结构20远离N+衬底10的一侧表面生长牺牲氧化层，并在去除牺牲氧化层之后淀积形成SiO2钝化层50；
S108、在P+区204远离N+衬底10一侧的表面上刻蚀SiO2钝化层50，得到欧姆接触窗口，并在欧姆接触窗口内淀积Ti/Ni/Al，腐蚀、退火后形成P型欧姆接触，得到阳极30；
S109、在N+衬底10远离N+缓冲区201的一侧淀积Ni，形成阴极40后，获得制作完成的P型基区碳化硅DAS器件100。
具体而言，在制备上述P型基区碳化硅DAS器件100时，首先提供厚度为350μm、掺杂浓度为1×1018～1×1019cm-3的SiC衬底10，并对SiC衬底10进行RCA标准清洗，得到N+衬底10。
如图5所示，步骤S102～S105中，依次在N+衬底10上形成N+缓冲区201、P-基区202、P+缓冲区203和P+区204；可选地，N+缓冲区201的厚度为1～2μm、掺杂浓度为1×1018～5×1018cm-3，P-基区202的厚度为5～20μm、掺杂浓度为1×1014～5×1016cm-3，P+缓冲区203的厚度为1～5μm，P+区204的厚度为1～2μm，掺杂浓度为1×1019～1×1020cm-3。
如图6所示，本实施例中，N+缓冲区201、P-基区202、P+缓冲区203和P+区204形成外延结构20，进一步对外延结构20的表面进行刻蚀，使N+缓冲区201形成第一区域S1和包围第一区域S1的台阶区域S2。
应当理解，相关技术中的碳化硅DAS器件多采用P+/N-/N+型结构，而本实施例中DAS器件100的外延结构20则包括N+缓冲区201、P-基区202、P+缓冲区203和P+区204，此种P+/P-/N+型结构使电场峰值位于P-/N+结处，在刻蚀台阶区域S2时电场峰值处为正角，因而对刻蚀角度的变化容忍度很高，并不要求非常小的刻蚀角度，可以有效节省芯片面积。同时，P+缓冲区203的引入消除了P+/P-结处的电场集中，无需额外的离子注入或是多步刻蚀工艺来形成台阶区域S2，有利于简化上述P型基区碳化硅DAS器件100的制作工艺。
进一步地，如图7所示，在上述步骤S107中，在外延结构20的外表面生长牺牲氧化层，然后再去除牺牲氧化层，并淀积SiO2形成SiO2钝化层50。示例性地，淀积的SiO2厚度大于等于1μm。
可选地，如图8-9所示，形成SiO2钝化层50后，在SiO2钝化层50上刻蚀欧姆接触窗口，并在P+区204远离N+衬底10一侧的表面，也就是欧姆接触窗口内淀积Ti/Ni/Al金属，腐蚀形成欧姆接触图形，退火后得到阳极30。
最后，在N+衬底10远离N+缓冲区201的一侧表面淀积Ni金属，退火形成N型欧姆接触，得到阴极40，图1所示的P型基区碳化硅DAS器件100制备完成。
本实施例中，DAS器件100采用P+/P-/N+型结构，外延结构20的改变降低了对刻蚀终端角度的要求，同时不需要使用额外的终端技术，不仅有效降低了芯片面积，节省制作成本，还能够降低终端表面的电场强度，使电场均匀分布于器件内部，从而保证DAS器件100的正常工作。
下面，对采用上述制备方法制作得到的DAS器件100进行测试，如图10所示，横轴表示时间、纵轴表示电压，具体地，VDUT表示碳化硅DAS器件上的电压，VInput表示输入电压，VOutput表示输出电压，DAS器件上的峰值电压VPeak为1702.4V，导通时的上升时间ton为118.75ps，上升率为9.77kV/ns。
通过上述各实施例可知，本发明的有益效果在于：
本发明提供一种P型基区碳化硅DAS器件，包括：衬底、外延结构、阳极和阴极，外延结构包括N+缓冲区、P-基区、P+缓冲区和P+区，其中，P-基区位于N+缓冲区远离衬底的一侧，P+区位于P-基区远离衬底的一侧，P+缓冲区位于P-基区与P+区之间。本发明通过引入P+区/P+缓冲区/P-基区/N+缓冲区的外延结构，有利于消除局部电场集中，使得DAS器件内部电场均匀分布，从而降低表面电场对刻蚀角度的敏感性，确保DAS器件正常工作。此外，本发明还提供了一种P型基区碳化硅DAS器件的制备方法，制备P+缓冲区时可使用纯刻蚀斜面终端，无需进行离子注入，不仅有效降低了工艺复杂度，同时也能够避免离子注入带来的材料缺陷。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种P型基区碳化硅DAS器件，其特征在于，包括：
衬底；
位于所述衬底一侧的外延结构，所述外延结构包括N+缓冲区、P-基区、P+缓冲区和P+区，其中，所述P-基区位于所述N+缓冲区远离所述衬底的一侧，所述P+区位于所述P-基区远离所述衬底的一侧，所述P+缓冲区位于所述P-基区与所述P+区之间；
位于所述外延结构远离所述衬底一侧的阳极；
位于所述衬底远离所述N+缓冲区一侧的阴极；
所述P+缓冲区的厚度为1-5μm，所述P+缓冲区的掺杂离子为铝离子，沿所述阴极指向所述阳极的方向，所述P+缓冲区中铝离子的掺杂浓度逐渐增大；
所述P型基区碳化硅DAS器件还包括SiO2钝化层，所述SiO2钝化层覆盖于所述外延结构远离所述衬底一侧的表面；所述N+缓冲区包括第一区域、以及包围所述第一区域的台阶区域，沿垂直于所述衬底所在平面的方向，所述P-基区、P+缓冲区和P+区的正投影位于所述第一区域内，所述阳极的正投影与所述SiO2钝化层的正投影不交叠。
2.根据权利要求1所述的P型基区碳化硅DAS器件，其特征在于，所述N+缓冲区包括N型SiC材料。
3.根据权利要求2所述的P型基区碳化硅DAS器件，其特征在于，所述N+缓冲区的掺杂离子为氮离子，所述氮离子的掺杂浓度为1×1018-5×1018cm-3。
4.根据权利要求1所述的P型基区碳化硅DAS器件，其特征在于，所述P-基区、所述P+缓冲区及所述P+区均包括P型SiC材料。
5.根据权利要求4所述的P型基区碳化硅DAS器件，其特征在于，所述P-基区和所述P+区的掺杂离子为铝离子。
6.根据权利要求4所述的P型基区碳化硅DAS器件，其特征在于，所述P-基区中铝离子的掺杂浓度为1×1014-5×1016cm-3，所述P+区中铝离子的掺杂浓度1×1019-1×1020cm-3。
7.根据权利要求1所述的P型基区碳化硅DAS器件，其特征在于，所述阴极与所述衬底之间为欧姆接触，所述阳极与所述P+区之间为欧姆接触。
8.一种P型基区碳化硅DAS器件的制备方法，其特征在于，包括：
提供一SiC衬底，并对所述SiC衬底进行RCA标准清晰，得到N+衬底；
在所述N+衬底的一侧形成N+缓冲区；
在所述N+缓冲区远离所述N+衬底的一侧形成P-基区；
在所述P-基区远离所述N+衬底的一侧形成P+缓冲区；
在所述P+缓冲区远离所述N+衬底的一侧形成P+区；
刻蚀所述N+缓冲区、所述P-基区、所述P+缓冲区及所述P+区，所述N+缓冲区形成第一区域和包围所述第一区域的台阶区域；
在外延结构远离所述N+衬底的一侧表面生长牺牲氧化层，并在去除所述牺牲氧化层之后淀积形成SiO2钝化层；所述外延结构位于所述N+衬底的一侧，所述外延结构包括N+缓冲区、P-基区、P+缓冲区和P+区；
在所述P+区远离所述N+衬底一侧的表面上刻蚀所述SiO2钝化层，得到欧姆接触窗口，并在所述欧姆接触窗口内淀积Ti/Ni/Al，腐蚀、退火后形成P型欧姆接触，得到阳极；
在所述N+衬底远离所述N+缓冲区的一侧淀积Ni，形成阴极后，获得制作完成的P型基区碳化硅DAS器件；
所述P+缓冲区的厚度为1-5μm，所述P+缓冲区的掺杂离子为铝离子，沿所述阴极指向所述阳极的方向，所述P+缓冲区中铝离子的掺杂浓度逐渐增大。
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Citations (3)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832122A (zh) * | 2011-06-14 | 2012-12-19 | Abb技术有限公司 | 双极穿通半导体器件及这种半导体器件的制造方法 |
| WO2014202750A1 (en) * | 2013-06-20 | 2014-12-24 | Abb Technology Ag | Fast recovery diode |
| CN112038412A (zh) * | 2020-07-22 | 2020-12-04 | 西安电子科技大学 | 具有p型变掺杂基区的碳化硅基dsrd器件及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| 4H-SiC visible-blind single-photon avalanche diode for ultraviolet detection at 280 and 350 nm;Jun Hu et al;《Transaction on electron devices》;第第55卷卷(第第8期期);第1977页-1982页 * |
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