CN113741256A - 一种基于dsp内核和fpga内核的双核数字式控制板 - Google Patents

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Abstract

一种基于DSP内核和FPGA内核的双核数字式控制板，包括PCB板，PCB板上设置有线性电源接口、DSP内核控制结构、FPGA内核控制结构、AD采样结构以及通信结构，DSP内核控制结构包括DSP最小系统、DSP仿真器接口以及随机存储器，用于实现程序烧写以及最大2M数据缓存存储功能；FPGA内核控制结构包括FPGA电路、FPGA程序存储器、FPGA仿真器接口，用于实现FPGA烧写和FPGA程序存储功能；AD采样结构包括AD并行采样装置、切换采样电路以及64路采样输入接口、64路PWM输出接口和32路预留输出控制口，用于实现64路采样；以及通信结构包括以太网通信模块和以太网接口，用于通过TCP/IP通信协议与外部通信。本发明的有益效果是：PWM通道数量多，周期值灵活，占空比，死区，接口丰富，可并行处理事件。

Description

一种基于DSP内核和FPGA内核的双核数字式控制板
技术领域
本发明涉及一种基于DSP内核和FPGA内核的双核数字式控制板，属于数字电源控制领域。
背景技术
随着数字化电源的发展，对数字化电源的要求也越来越严格，就目前大多数的电源设备来说，都是以DSP单核控制的数字化电源，存在较多的缺陷和问题，现有的数字式控制板能控制的通道数和接口都是有限的，并且DSP单核控制采用的是串行控制原理，很难针对并发性的事件进行同时处理，集成度低，功能单一。
发明内容
为解决上述现有DSP单核控制技术的通道数和接口有限，串行控制原理很难针对并发性的事件进行同时处理，集成度有限的问题，本发明采用如下技术方案：
本发明所述的一种基于DSP内核和FPGA内核的双核数字式控制板，包括PCB板，其特征在于：所述PCB板上设置有用于供电的线性电源接口、用于实现程序烧写以及最大2M数据缓存存储功能的DSP内核控制结构、用于实现FPGA烧写和FPGA程序存储功能的FPGA内核控制结构、用于实现64路采样的AD采样结构以及用于与外界通讯的通信结构，其中：
所述DSP内核控制结构包括DSP最小系统、DSP仿真器接口以及随机存储器，所述DSP最小系统通过数据地址总线连接到所述FPGA内核控制结构的FPGA电路的IO口，两者采用EMIF模块并行通信连接；所述DSP仿真器接口为DSP最小系统的调试接口，通过JTAG接口与所述DSP最小系统的调试连接端相连；所述随机存储器的信号传输端口与所述DSP最小系统的随机数据存储端口信号连接；
所述FPGA内核控制结构包括FPGA电路、FPGA程序存储器、FPGA仿真器接口，所述FPGA仿真器接口为FPGA电路的调试接口，通过JTAG接口与所述FPGA电路的调试连接端相连；所述FPGA程序存储器的信号传输端口与所述FPGA电路的数据存储端口电连接，用于存储FPGA电路数据使其断电不丢失；
所述AD采样结构包括AD并行采样装置、切换采样电路以及64路采样输入接口、64路PWM输出接口和32路预留输出控制口，所述64路采样输入接口的信号输出端与所述切换采样电路的信号输入端信号连接，所述切换采样电路的信号输出端口与所述AD并行采样装置的信号输入端信号连接，所述AD并行采样装置的信号控制端口通过数据线与所述FPGA电路的信号传输端口电连接，用于控制切换采样电路同时采样64路数据；所述64路PWM输出接口、32路预留输出控制口分别作为AD并行采样装置的64路PWMIO输出接口以及32路预留IO输出接口，与FPGA电路的IO输出端口相连接；
所述LED状态指示灯电连接于所述DSP最小系统的IO口处，用于指示工作状态和模式；
所述通信结构包括以太网通信模块和以太网接口，所述DSP最小系统的信号通信端口通过数据线、地址线与所述以太网通信模块的通信端口相连接、所述以太网通信模块的信号传输端口配有以太网接口，用于通过TCP/IP通信协议实现所述DSP最小系统与外部通信。
进一步，FPGA电路的IO口全部通过PCB板相连复用。
进一步，所述随机存储器包括外扩RAM和FLASH模块，DSP最小系统的数据地址线通过EMIF模块与外扩RAM信号连接，所述FLASH模块通过数据线与所述FPGA程序存储器信号连接。
本发明的有益效果是：具有DSP+FPGA双核，PWM通道数量多；周期值、占空比、死区可灵活调节，接口丰富；集通信、数据处理、采样控制于一身，可并行处理事件。
附图说明
图1为本发明一种实施例的方框结构示意图。
图2为本发明的内部连接图。
具体实施方式
下面结合附图进一步说明本发明。
参照附图：
实施例1本发明所述的一种基于DSP内核和FPGA内核的双核数字式控制板，包括PCB板16，所述PCB板16为走线板，其上设置有用于为整个控制板供电的线性电源接口1、用于实现程序烧写以及最大2M数据缓存存储功能的DSP内核控制结构、用于实现FPGA烧写和FPGA程序存储功能的FPGA内核控制结构、用于实现64路采样的AD采样结构以及用于与外界通讯的通信网口，其中：
所述DSP内核控制结构包括DSP最小系统2、DSP仿真器接口3以及随机存储器4，所述DSP最小系统2通过数据地址总线连接到所述FPGA内核控制结构的FPGA电路5的IO口，两者采用EMIF模块并行通信连接；所述DSP仿真器接口3为DSP最小系统的调试接口，通过JTAG接口与所述DSP最小系统2的调试连接端相连；所述随机存储器4的信号传输端口与所述DSP最小系统2的随机数据存储端口信号连接；
所述FPGA内核控制结构包括FPGA电路5、FPGA程序存储器6、FPGA仿真器接口7，所述FPGA仿真器接口7为FPGA电路5的调试接口，通过JTAG接口与所述FPGA电路5的调试连接端相连；所述FPGA程序存储器6的信号传输端口与所述FPGA电路5的数据存储端口电连接，用于存储FPGA电路5数据使其断电不丢失；
所述AD采样结构包括AD并行采样装置8、切换采样电路9以及64路采样输入接口10、64路PWM输出接口11和32路预留输出控制口12，所述64路采样输入接口10的信号输出端口与所述切换采样电路9的信号输入端信号连接，所述切换采样电路9的信号输出端口与所述AD并行采样装置8的信号输入端信号连接，所述AD并行采样装置8的信号传输端口通过数据线与所述FPGA电路5的信号传输端口信号连接，用于控制切换采样电路同时采样64路数据；所述64路PWM输出接口11、32路预留输出控制口12分别作为AD并行采样装置8的64路PWMIO输出接口以及32路预留IO输出接口，与所述FPGA电路5的IO输出端口相连接；
所述LED状态指示灯13电连接于所述DSP最小系统的IO口处，用于指示工作状态和模式；
所述通信结构包括以太网通信模块14和以太网接口15，所述DSP最小系统2的信号通信端口通过数据线、地址线与所述以太网通信模块14的通信端口相连接、所述以太网通信模块14的信号传输端口配有以太网接口15，用于通过TCP/IP通信协议实现所述DSP最小系统与外部通信。
FPGA电路5的IO口全部通过PCB板16相连复用。
所述随机存储器4包括外扩RAM41和FLASH模块42，DSP最小系统2的数据地址线通过EMIF模块与外扩RAM信号连接，所述FLASH模块通过数据线与所述FPGA程序存储器信号连接。
实施例2本发明所述的一种基于DSP和FPGA的双核数字式控制板，包括PCB板16，所述PCB板16上设有线性电源接口1、DSP内核控制结构、FPGA内核控制结构、AD采样结构和通信结构，其中：
所述DSP内核控制结构包括DSP最小系统2、DSP仿真器接口3以及随机存储器4；
所述FPGA内核控制结构包括FPGA电路5、FPGA程序存储器6、FPGA仿真器接口7；
所述AD采样结构包括AD并行采样装置8、切换采样电路9以及64路采样输入接口10、64路PWM输出接口11和32路预留输出控制口12；
所述通信结构包括以太网通信模块14和以太网接口15；
所述PCB板16的右上脚为线性电源接口1，右下角为以太网接口15，中间部分为DSP内核控制结构和FPGA内核控制结构，左上侧集成了64路采样接口，左下侧集成64路PWM输出接口和32路预留控制接口，左侧为AD采样模块；
本双核数字式控制板是采用DSP内核做算法，FPGA内核做控制的双核控制板，DSP最小系统2外扩的RAM和FLASH模块扩大了缓存内存，增强了数据处理能力，DSP内核控制结构和FPGA内核控制结构之间采用数据线和地址线相连的并行总线通信方式，加上CS和读写信号可实现DSP最小系统2向FPGA电路5读写功能，FPGA电路5的IO口和16通道并行AD并行采样装置8相连，结合8片4选2的切换采样电路9，可同时采样64通道数据；
该控制板为控制接口丰富，最大可输出64路PWM波形，且周期，占空比，死区可灵活调节，集以太网通信，数据处理，采样控制于一身的双核控制板。
本说明书实施例所述的内容仅仅是对发明构思的实现形式的列举，本发明的保护范围不应当被视为仅限于实施例所陈述的具体形式，本发明的保护范围也包括本领域技术人员根据本发明构思所能够想到的等同技术手段。

Claims (3)

1.一种基于DSP内核和FPGA内核的双核数字式控制板，包括PCB板，其特征在于：所述PCB板上设置有用于供电的线性电源接口、用于实现程序烧写以及最大2M数据缓存存储功能的DSP内核控制结构、用于实现FPGA烧写和FPGA程序存储功能的FPGA内核控制结构、用于实现64路采样的AD采样结构以及用于与外界通讯的通信结构，其中：
所述DSP内核控制结构包括DSP最小系统、DSP仿真器接口以及随机存储器，所述DSP最小系统通过数据地址总线连接到所述FPGA内核控制结构的FPGA电路的IO口，两者采用EMIF模块并行通信连接；所述DSP仿真器接口为DSP最小系统的调试接口，通过JTAG接口与所述DSP最小系统的调试连接端相连；所述随机存储器的信号传输端口与所述DSP最小系统的随机数据存储端口信号连接；
所述FPGA内核控制结构包括FPGA电路、FPGA程序存储器、FPGA仿真器接口，所述FPGA仿真器接口为FPGA电路的调试接口，通过JTAG接口与所述FPGA电路的调试连接端相连；所述FPGA程序存储器的信号传输端口与所述FPGA电路的数据存储端口电连接，用于存储FPGA电路数据使其断电不丢失；
所述AD采样结构包括AD并行采样装置、切换采样电路以及64路采样输入接口、64路PWM输出接口和32路预留输出控制口，所述64路采样输入接口的信号输出端与所述切换采样电路的信号输入端信号连接，所述切换采样电路的信号输出端口与所述AD并行采样装置的信号输入端信号连接，所述AD并行采样装置的信号控制端口通过数据线与所述FPGA电路的信号传输端口电连接，用于控制切换采样电路同时采样64路数据；所述64路PWM输出接口、32路预留输出控制口分别作为AD并行采样装置的64路PWMIO输出接口以及32路预留IO输出接口，与FPGA电路的IO输出端口相连接；
所述LED状态指示灯电连接于所述DSP最小系统的IO口处，用于指示工作状态和模式；
所述通信结构包括以太网通信模块和以太网接口，所述DSP最小系统的信号通信端口通过数据线、地址线与所述以太网通信模块的通信端口相连接、所述以太网通信模块的信号传输端口配有以太网接口，用于通过TCP/IP通信协议实现所述DSP最小系统与外部通信。
2.如权利要求1所述的一种基于DSP内核和FPGA内核的双核数字式控制板，其特征在于：FPGA电路的IO口全部通过PCB板相连复用。
3.如权利要求1所述的一种基于DSP内核和FPGA内核的双核数字式控制板，其特征在于：所述随机存储器包括外扩RAM和FLASH模块，DSP最小系统的数据地址线通过EMIF模块与外扩RAM信号连接，所述FLASH模块通过数据线与所述FPGA程序存储器信号连接。
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