CN113704836B - 基于龙芯处理器的智能销毁方法 - Google Patents

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Abstract

本发明公开了一种基于龙芯处理器的智能销毁方法，龙芯处理器上板贴有一嵌入式存储芯片，嵌入式存储芯片通过与其连接的桥片电气连接龙芯处理器，包括：通过龙芯处理器发送销毁信号至桥片，销毁信号用于指示嵌入式存储芯片擦除预存的存储数据；桥片通过预设的差分信号传输通道将基于SATA协议传输的销毁信号传输给嵌入式存储芯片；通过嵌入式存储芯片：接收销毁信号，并在接收时监测销毁信号的持续时间；判断持续时间是否满足预设时间；若满足预设时间，则确定进入擦除执行状态，并基于擦除执行状态对存储数据进行擦除操作；通过预设的判断条件判断擦除操作是否完成；若确定擦除操作完成，则进入待机状态。本发明提高了数据传输的效率与安全性。

Description

基于龙芯处理器的智能销毁方法
技术领域
本发明实施例涉及芯片处理技术领域，尤其涉及一种基于龙芯处理器的智能销毁方法。
背景技术
随着信息技术的发展，对信息的安全性和保密性关注度提出了更高要求，采用自主平台服务器的需求也在不断扩大，在特定环境下对主板的要求越来越高。
目前，国内大部分计算机产品中应用的多CPU设计采用的是国外的CPU芯片，由于芯片留有后门，国外的CPU芯片应用到国产的计算机系统中，信息的安全性和保密性难以得到保证。因此，国产化芯片应运而生，比如龙芯处理器。龙芯处理器通过外交存储产品进行扩容，但现有的存储产品：接收龙芯处理器传输的速率慢；在龙芯处理器的cpu被攻击时，不能保证自身数据的安全性，增大了数据泄露的风险。
发明内容
有鉴于此，本发明实施例的目的是提供一种基于龙芯处理器的智能销毁方法，用以解决现有技术中数据传输速率慢、数据安全性低的问题。
为实现上述目的，本发明实施例示出了一种基于龙芯处理器的智能销毁方法，所述龙芯处理器上板贴有一嵌入式存储芯片，所述龙芯处理器连接有桥片，所述嵌入式存储芯片通过所述桥片电气连接所述龙芯处理器，所述方法包括：
通过所述龙芯处理器发送销毁信号至所述桥片，所述销毁信号用于指示所述嵌入式存储芯片擦除所述龙芯处理器存储于所述嵌入式芯片中的存储数据；
通过所述桥片与所述嵌入式存储芯片之间预设的差分信号传输通道将所述销毁信号传输给所述嵌入式存储芯片，所述销毁信号为基于SATA协议传输的信号；
通过所述嵌入式存储芯片执行以下操作：
接收所述销毁信号；
当接收到所述龙芯处理器传输的销毁信号时，监测所述销毁信号的持续时间；
判断所述持续时间是否满足预设时间；
若所述持续时间满足预设时间，则确定进入擦除执行状态，并基于所述擦除执行状态对所述存储数据进行擦除操作；
通过预设的判断条件判断所述擦除操作是否完成；及
若确定所述擦除操作完成，则进入待机状态。
进一步地，所述方法还包括：
当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到所述龙芯处理器的任何一个控制信号，则从所述擦除执行状态进入故障处理状态；所述任何一个控制信号用于指示所述嵌入式存储芯片进入对应的任务执行状态；
所述嵌入式存储芯片生成响应于所述任何一个控制信号的错误信号，将所述错误信号返回给所述龙芯处理器，所述错误信号用于表示所述嵌入式存储芯片进入对应的任务执行状态失败；及
当发送所述错误信号后，所述嵌入式存储芯片从所述故障处理状态进入所述擦除执行状态，以继续进行所述擦除操作。
进一步地，所述方法还包括：
当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到电源循环信号，则从所述擦除执行状态进入擦除暂停状态，所述电源循环信号用于指示所述嵌入式存储芯片执行电源循环操作；
所述嵌入式存储芯片根据所述电源循环信号执行电源循环操作；及
当所述电源循环操作执行完成后，所述嵌入式存储芯片从所述擦除暂停状态进入所述擦除执行状态，以继续进行所述擦除操作。
进一步地，所述嵌入式存储芯片包括多组第一差分信号发送接收引脚对，所述多组第一差分信号发送接收引脚对一一对应于所述桥片的多组第二差分信号发送接收引脚对；
所述方法还包括：
预先通过所述多组第一差分信号发送接收引脚对与对应的所述多组第二差分信号发送接收引脚对的对应关系，构建所述嵌入式存储芯片与所述桥片之间的差分信号传输通道。
进一步地，所述嵌入式存储芯片包括控制模块、闪存模块、缓存模块以及输入输出接口模块。
进一步地，所述控制模块、所述闪存模块、所述缓存模块以及所述输入输出接口模块通过BGA技术封装于所述嵌入式存储芯片内。
进一步地，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
在所述接收所述龙芯处理器传输的销毁信号之前，所述方法还包括：
通过所述控制模块接收所述供电电路的第一输出端传输的第一电压；
通过所述输入输出接口模块接收所述供电电路的第二输出端传输的第二电压；
通过所述缓存模块接收所述供电电路的第三输出端传输的第三电压；
通过所述闪存模块接收所述供电电路的第四输出端传输的第四电压。
进一步地，所述第一电压、所述第二电压、所述第三电压以及所述第四电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。
进一步地，所述供电电路包括第一供电电路与第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制模块、传输所述第二电压至所述输入输出接口模块以及传输所述第四电压至所述闪存模块，所述第二供电电路用于传输所述第三电压至所述缓存模块；
所述第一供电电路连接有一个或多个用于储能的第一去耦电容、一个或多个用于储能的第二去耦电容以及一个或多个用于储能的第三去耦电容；所述第二供电电路连接有一个或多个用于储能的第四去耦电容；
所述方法还包括：
若所述外部电源与所述供电电路断开连接，则
通过所述控制模块接收所述第一去耦电容提供的第五电压；
通过所述输入输出接口模块接收所述第二去耦电容提供的第六电压；
通过所述闪存模块接收所述第三去耦电容提供的第七电压；
通过所述缓存模块接收所述第四去耦电容提供的第八电压。
进一步地，所述嵌入式存储芯片还连接有智能销毁排插，所述智能销毁排插与所述嵌入式存储芯片电气连接；所述方法包括：
通过所述嵌入式存储芯片接收所述智能排插短接产生的所述销毁信号。
本发明实施例提供的基于龙芯处理器的智能销毁方法，连接有嵌入式存储芯片，加大了存储容量，并且嵌入式存储芯片板贴于龙芯处理器上，由于板贴是点对点的连接，因此嵌入式存储芯片的抗震性好；该嵌入式存储芯片在接收到龙芯处理器的销毁信号后，可以开启销毁功能，以销毁存储于嵌入式存储芯片的存储数据，保证了数据的安全性。
附图说明
图1为本发明基于龙芯处理器的智能销毁方法的环境应用示意图。
图2为本发明基于龙芯处理器的智能销毁方法实施例的流程图。
图3为本发明基于龙芯处理器的智能销毁方法实施例中的步骤S200~步骤S204的流程图。
图4为本发明基于龙芯处理器的智能销毁方法实施例中的步骤S300~步骤S304的流程图。
图5为本发明嵌入式存储芯片实现智能销毁功能的流程图。
图6-1为本发明实施例中多组第一差分信号发送接收引脚对与多组第二差分信号发送接收引脚的对应关系示意图。
图6-2为本发明实施例中桥片的结构示意图。
图7-1为本发明实施例中嵌入式存储芯片的结构示意图。
图7-2为本发明实施例中通过BGA技术封装的嵌入式存储芯片的效果图。
图8为本发明实施例中嵌入式存储芯片实现智能销毁功能的总流程图。
图9-1为本发明实施例中第一供电电路的电路图。
图9-2为本发明实施例中第二供电电路的电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
与本发明主题最相关的术语解释：
龙芯平台，包括龙芯7A1000桥片与龙芯3A4000芯片（龙芯处理器）。龙芯3A4000芯片：为龙芯3号高性能64位多核处理器片内集成多个64位四发射高性能龙芯IP核。龙芯3A4000芯片主要面向桌面、服务器、数字信号处理（DSP）和高端嵌入式等应用，由于其低功耗的特性，部分芯片亦可应用于高性能的加固计算机等装备，是中国全国产化CPU（CentralProcessing Unit / Processor，中央处理器）的之一。龙芯 7A1000 桥片是面向服务器及桌面领域的龙芯 3 号系列处理器配套桥片，龙芯 7A1000 桥片通过 HT3.0 接口连接龙芯3 号系列处理器。龙芯 7A1000 桥片的主要外围接口包括 3个 x8 PCIE 2.0 接口、2 个x4 PCIE 2.0 接口、三路SATA2.0、六路 USB2.0、两路GMAC、两路 DVO，及其它各种小接口。由于跟以后的7A2000桥片是pin对pin的，龙芯 7A1000 桥片的电路上设计了兼容模式，相比较于7A1000，可以支持SATA3.0的模式。
嵌入式存储芯片，优选为AXD SATAIII BGA SSD嵌入式存储芯片，是自研的集NANDflash闪存、DRAM缓存、自主研发控制器为一体的BGA封装嵌入式存储芯片。
本发明人了解到：诸如龙芯平台的国产芯片平台的存储盘都是标准固态硬盘，例如：mSATA（mini-SATA，迷你版SATA接口）的固态硬盘、7+15PIN（芯片）接口的固态硬盘，至少存在以下缺陷：
（1）现有龙芯平台的固态硬盘占用空间较大、抗震性较差。
（2）现有龙芯平台的固态硬盘接收数据慢，较为耗时。
（3）现有龙芯平台的固态硬盘存储无法实现销毁功能，存在数据泄露的风险。
（4）现有龙芯平台的固态硬盘集成程度较差。
为解决上述问题，下文将提供多个实施例，下文提供的各个实施例可以用于实现基于龙芯处理器的智能销毁。
图1示意性示出了基于本申请实施例的基于龙芯处理器的智能销毁方法的环境应用示意图。在示例性的实施例中，该环境应用示意图包括龙芯处理器10、桥片20和嵌入式存储芯片30；所述龙芯处理器10与所述桥片20连接，所述桥片20与所述嵌入式存储芯片通过SATA接口连接，所述龙芯处理器10通过所述桥片20和所述嵌入式存储芯片30连接；所述嵌入式存储芯片30内集成有闪存模块、缓存模块、控制模块和输入输出接口模块。
本申请旨在提供一种基于龙芯处理器的智能销毁方案，在本方案中：
（1）通过将自研发的AXD SATAIII BGA SSD嵌入式存储芯片板贴于龙芯平台上，实现占空间小，抗震性好的效果。
（1）通过SATA协议（Serial Advanced Technology Attachment，一种通过基于行业标准的串行硬件驱动器接口传输信号时使用的协议）传输数据，提高了数据传输速率。
（3）自研发的AXD SATAIII BGA SSD嵌入式存储芯片性能上，可以达到标准SATA协议的最高读写，满足与龙芯平台的数据交互处理要求，同时带有智能销毁功能，安全性更高。
（4）自研发的AXD SATAIII BGA SSD嵌入式存储芯片是集NAND flash闪存、DRAM缓存（Dynamic Random Access Memory，动态随机存取存储器）、自主研发的控制器为一体的BGA封装嵌入式存储芯片，搭配龙芯平台，实现全国产化平台，打造属于国产CPU到国产存储介质的链条。
参阅图2，示出了本发明实施例之基于龙芯处理器的智能销毁方法的步骤流程图。其中，所述龙芯处理器上板贴有一嵌入式存储芯片，所述龙芯处理器连接有桥片，所述嵌入式存储芯片通过所述桥片电气连接所述龙芯处理器。可以理解，本方法实施例中的流程图不用于对执行步骤的顺序进行限定。下面进行示例性描述，具体如下。
步骤S100，通过所述龙芯处理器发送销毁信号至所述桥片，所述销毁信号用于指示所述嵌入式存储芯片擦除所述龙芯处理器存储于所述嵌入式芯片中的存储数据。
为了提高外接存储芯片的抗震性，本发明实施例将嵌入式存储芯片板贴于龙芯平台上。为了增加数据传输量，使用龙芯处理器搭配桥片的方式传输数据，
进一步，为了减小数据的泄露的风险，本发明实施例对嵌入式存储芯片做出了改进，通过龙芯处理器发出的销毁信号对嵌入式存储芯片进行智能销毁功能开启的控制。本实施例所描述的智能销毁功能是擦除嵌入存储芯片中的存储数据，且不损伤该嵌入式存储芯片。
步骤S102，通过所述桥片与所述嵌入式存储芯片之间预设的差分信号传输通道将所述销毁信号传输给所述嵌入式存储芯片，所述销毁信号为基于SATA协议传输的信号。
为了增加数据传输的稳定性，通过差分信号传输通道将数据传输至嵌入式存储芯片中进行存储。为了提高数据传输的速率，龙芯处理器与嵌入式存储芯片之间的数据传送是基于SATA协议进行传输的。
步骤S104，通过所述嵌入式存储芯片接收所述销毁信号。
进行销毁功能的执行主体为嵌入式存储芯片，嵌入式存储芯片接收到销毁信号后，开始转变状态，启动数据擦除功能。
步骤S106，当所述嵌入式存储芯片接收到所述龙芯处理器传输的销毁信号时，监测所述销毁信号的持续时间。
为了确认是否需要开启智能销毁功能，对龙芯处理器的控制信号的持续时间进行监控，持续时间可以理解为嵌入式存储芯片持续接收到销毁信号的时间。
步骤S108，所述嵌入式存储芯片判断所述持续时间是否满足预设时间。
为了提高智能销毁的效率，预设时间优选为至一秒，用以判断是否进行擦除操作。销毁信号为低电平信号，嵌入式存储芯片被设置为接收到低电平信号，且低电平信号的持续时间为一秒时触发智能销毁功能。
步骤S110，若所述嵌入式存储芯片所述持续时间满足预设时间，则确定进入擦除执行状态，并基于所述擦除执行状态对所述存储数据进行擦除操作。
为了确保擦除操作的进行，设置了擦除执行状态，表明擦除操作开始执行。
步骤S112，所述嵌入式存储芯片通过预设的判断条件判断所述擦除操作是否完成。
为了提高擦除的效率，通过预设的判断条件判断擦除操作是否完成，判断条件可以为对擦除执行状态判断，判断是否还处于擦除执行状态。
步骤S114，若所述嵌入式存储芯片确定所述擦除操作完成，则进入待机状态。
当擦除操作完成后，嵌入式存储芯片变为初始化状态，即进入待机状态，以继续接收数据进行存储。
在示例性地实施例中，参阅图3，所述方法还包括：
步骤S200，当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到所述龙芯处理器的任何一个控制信号，则从所述擦除执行状态进入故障处理状态；所述任何一个控制信号用于指示所述嵌入式存储芯片进入对应的任务执行状态。步骤S202，所述嵌入式存储芯片生成响应于所述任何一个控制信号的错误信号，将所述错误信号返回给所述龙芯处理器，所述错误信号用于表示所述嵌入式存储芯片进入对应的任务执行状态失败。步骤S204，当发送所述错误信号后，所述嵌入式存储芯片从所述故障处理状态进入所述擦除执行状态，以继续进行所述擦除操作。
为了提高数据的安全性，嵌入式存储芯片将擦除执行状态设置为最高级别。当嵌入式存储芯片处于擦除执行状态时，任何处理器发送控制信号都将不被执行。此时嵌入式存储芯片进入故障处理状态，在此故障处理状态下具生成错误信号返回给该处理器，并在将错误信号返回后继续执行擦除操作，以保证存储数据被完全擦除。
在示例性地实施例中，参阅图4，所述方法还包括：
步骤S300，当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到电源循环信号，则从所述擦除执行状态进入擦除暂停状态，所述电源循环信号用于指示所述嵌入式存储芯片执行电源循环操作。步骤S302，所述嵌入式存储芯片根据所述电源循环信号执行电源循环操作。步骤S304，当所述电源循环操作执行完成后，所述嵌入式存储芯片从所述擦除暂停状态进入所述擦除执行状态，以继续进行所述擦除操作。
为了保证擦除操作的顺利执行，在嵌入式存储芯片中配置了电源循环功能，在嵌入式存储芯片的电耗不足时，及时给嵌入式存储芯片进行供电。当嵌入式存储芯片启动了电源循环功能时，接收到电源循环信号或者电源循环指令。此时，将擦除执行状态进行中止，进入擦除暂停状态，待电源循环操作完成后，再从擦除暂停状态重新进入擦除执行状态，以继续执行擦除操作。
为了更好的理解擦除功能，参阅图5，为本实施例中，嵌入式存储芯片实现智能销毁功能的流程图。具体描述如下。
嵌入式存储芯片在启动智能销毁功能之前为QE0状态，QE0：Device_IDLE：当嵌入式存储芯片成功上电或成功执行任何命令后，嵌入式存储芯片完成初始化过程后进入此状态，示例性地，QE1状态又称为待机状态。
转换 QE0：QE1过程：当嵌入式存储芯片检测到 QEE置位至少 1 秒时，器件应转换到 QE1：Quick_Erase_Execute。QEE用于监控低电平的持续时间。
QE1：Quick_Erase_Execute状态：QE1为擦除执行状态，当 QEE-被声明最近 1 秒时进入该擦除执行状态。在擦除执行状态下，嵌入式处存储芯片开始搜索所有数据块中的存储数据，再擦除存储数据。进入擦除执行状态时，QEB-由设备声明，QEB用于判断擦除操作是否完成。
转换 QE1：QE1过程：为中止状态，在状态下有电源循环时，嵌入式存储芯片应在完成初始化过程后，继续擦除过程。
转换 QE1：QE2过程：当成功擦除所有数据块时，嵌入式存储芯片应转换到 QE2：Quick_Erase_Finish。
转换 QE1：QE3过程：当龙芯处理器或者其他处理器在擦除执行状态下发出任何命令时，命令可以理解为控制信号，嵌入式存储芯片应转换到 QE3：Command_Error，故障处理状态。
QE2：Quick_Erase_Finish状态：为擦除结束状态，成功擦除所有数据块后进入此状态。进入此状态时，QEB将被嵌入式存储芯片取消。
转换 QE2：QE0过程：完成擦除所有数据块后，嵌入式存储芯片应转换到 QE0：Device_IDLE状态。
QE3：Command_Error状态：当龙芯处理器通过连接的控制引脚发出任何命令或CF/ PATA 硬盘设备通过并行端口发出的HRST / SRST命令或 SATA 硬盘设备通过串行端口发出的SRST / COMREST命令时，若嵌入式存储芯片处于擦除所有数据块的擦除执行状态时，进入此暂停状态，嵌入式存储芯片将擦除过程视为最高优先级，并使用ABRT返回ERR状态（故障状态）给龙芯处理器，其中，ABRT为中止信号。
转换 QE3：QE1：当返回ERR状态时，嵌入式存储芯片应继续执行擦除过程并转换到QE1：Quick_Erase_Execute。
嵌入式存储芯片需要在智能销毁功能启动时注意的是：
（1）、在嵌入式存储芯片执行智能销毁功能之前，通过MPtool工具将擦除功能的程序导入至嵌入式存储芯片，并将嵌入式存储芯片设置为在实现擦除功能时始终不进入睡眠模式。MPtool工具可以对存储设备进行格式化、量产等操作。
（2）、嵌入式存储芯片的擦除功能具有最高优先级，因此在此状态下，嵌入式存储芯片接收到任何处理器的任何命令时，都不会停止执行擦除功能，包括通过龙芯处理器直接传输的命令、通过CF / PATA硬盘设备的并行端口传输的HRST / SRST命令和通过SATA硬盘设备的串行端口传输的 SRST / COMREST命令。串行端口与并行端口为输入输出模块。
（3）、如果使能引脚 QEE-由龙芯处理器的GPIO（General-purpose input/output，通用型之输入输出）引脚控制，在嵌入式存储芯片进入空闲状态并激活 QEE 引脚至少1 秒时进入执行擦除功能，空闲状态可以理解为待机状态。
（4）、如果使能引脚 QEE-由手动控制，例如不小心将按到了该使能引脚等，将QEE-引脚激活至少 3 秒时进入执行擦除功能。
（5）、擦除所有数据块的繁忙时间取决于闪存配置：
忙碌时间=（擦除时间*块号码）+（程序时间*块号码）+（清洁对时间*现在配对数）。其中，擦除时间为预先测试的单个数据块的擦除时间；块号码为当前需要擦除的数据块的号码；程序时间为每个数据块进行擦除时，启动擦除功能程序的时间；清洁对时间为擦除每个数据对的时间；现在配对数为现存于嵌入式存储芯片的数据对的个数，数据对包括有多个数据块，由于数据在存放时，有些数据需要多个数据块进行存储，形成数据对。
本实施例中，可以将擦除功能的忙碌时间控制在至少五秒，以提高擦除效率。
（6）、状态说明：
当智能销毁完成后，嵌入式存储芯片的LBA（Logical Block Address）逻辑区块地址为全0，可以用WinHex工具检查嵌入式存储芯片是否销毁完全，确保嵌入式存储芯片销毁后无法进行恢复，回归到未使用（出厂前）状态。WinHex工具用于检查和修复各种文件、恢复删除文件、硬盘损坏造成的数据丢失等。
（7）、在实现智能销毁功能之前，将龙芯存储器的GPIO接口引脚与嵌入式存储芯片的QE使能引脚进行焊接，龙芯处理器通过GPIO接口引脚给嵌入式芯片提供销毁信号，设置为QE使能引脚满足低电平有效就能触发智能销毁功能，即使在电源循环期间也会擦除所有先前的存储数据，并且设备可以在功能完成后继续用于存储数据并由主机重新格式化。
在示例性地实施例中，所述嵌入式存储芯片包括多组第一差分信号发送接收引脚对，所述多组第一差分信号发送接收引脚对一一对应于所述桥片的多组第二差分信号发送接收引脚对；
所述方法还包括：
预先通过所述多组第一差分信号发送接收引脚对与对应的所述多组第二差分信号发送接收引脚对的对应关系，构建所述嵌入式存储芯片与所述桥片之间的差分信号传输通道。
本实施例中，为了保证嵌入式存储芯片和龙芯处理器之间能够正常实现信号传输，在示例性的实施例中，所述方法还包括预先建立所述嵌入式存储芯片和龙芯处理器之间的信号传输通道。在本实施例中，所述信号传输通道可以为差分信号传输通道。通过嵌入式存储芯片设置的多组第一差分信号发送接收引脚对与龙芯处理器设置的多组第二差分信号发送接收引脚对一一对应。第一差分信号发送接收引脚对与第二差分信号发送接收引脚对均为SATA接口。如图6-1所示，为多组第一差分信号发送接收引脚对与多组第二差分信号发送接收引脚的对应关系示意图。嵌入式存储芯片设有两组第一差分信号发送接收引脚对，分别为K8引脚TXN、K9引脚TXP、L8引脚RXN以及L9引脚RXP 。如图6-2所示，为桥片的结构示意图，桥片上设有四个两组第二差分信号发送接收引脚对，分别为SATA_RXN0引脚~SATA_RXN3引脚、SATA_RXP0 引脚~ SATA_RXP 3引脚、SATA_TXP0引脚~ SATA_RXP 3引脚以及SATA_TXN0引脚~ SATA_RXP 3引脚。嵌入式存储芯片只需要接入桥片的四个两组第二差分信号发送接收引脚对就可进行龙芯处理器与嵌入式存储芯片之间的数据传输。发送接口引脚对的连接方式遵循RX对TX的方式，其中，RX表示接收差分信号，TX表示发送差分信号，P表示正极，N表示负极。如果接错龙芯处理器就会出现认不到嵌入式存储芯片的情况，要返工重新通信连接差分信号发送接收引脚对。
在示例性地实施例中，所述嵌入式存储芯片包括控制模块、闪存模块、缓存模块以及输入输出接口模块。
本实施例中的嵌入式存储芯片优选为AXD SATAIII BGA SSD嵌入式存储芯片，是一款自研的集NAND flash闪存模块、DRAM缓存模块、自主研发的控制模块为一体的BGA封装嵌入式存储芯片。AXD SATAIII BGA SSD嵌入式存储芯片采用了SATAIII接口，可提供6Gbps速度的链路速度，使得数据传输速率更加快速高效。
在示例性的实施例中，为了更好的了解嵌入式存储芯片中各个模块之间的连接关系，参阅图7-1，示出了嵌入式存储芯片的结构示意图。嵌入式存储芯片上包括总线控制器、微型处理器、测试模块JTAG（Joint Test Action Group，联合测试工作组，主要用于芯片内部测试）、安全编码器/解码器、UART接口（Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)、主系统缓冲区、DMA(Direct Memory Access，直接内存存取)控制器、DRAM（一种计算机内存规格的缓存产品）控制器、DDR3（一种计算机内存规格的缓存产品）缓存、闪存控制器、闪存芯片以及SATA接口，其中，总线控制器连接微型处理器、安全编码器/解码器、UART接口、主系统缓冲区、DMA控制器、DRAM控制器与闪存控制器，微型处理器连接测试模块JTAG，DRAM控制器与DDR3缓存连接，闪存控制器连接闪存芯片，嵌入式存储芯片通过SATA端口与外部处理器连接。控制模块可以为总线控制器、微型处理器以及DMA控制器，闪存模块可以为闪存控制器与闪存芯片，DRAM缓存模块可以为DRAM控制器与DDR3缓存。输入输出接口模块可以为SATA接口与UART接口。
在示例性地实施例中，所述控制模块、所述闪存模块、所述缓存模块以及所述输入输出接口模块通过BGA技术封装于所述嵌入式存储芯片内。
参阅图7-2，为通过BGA技术封装的嵌入式存储芯片的效果图。BGA (Ball GridArray)封装技术为球状引脚栅格阵列封装技术，高密度表面装配封装技术。在封装底部，引脚都成球状并排列成一个类似于格子的图案，由此命名为BGA。采用BGA技术封装的嵌入式存储芯片，可以使嵌入式存储芯片在体积不变的情况下，内存容量提高两到三倍，BGA与TSOP相比，具有更小体积，更好的散热性能和电性能。BGA封装技术使每平方英寸的存储量有了很大提升，采用BGA封装技术的嵌入式存储芯片在相同容量下，体积只有TSOP封装的三分之一；与传统TSOP封装方式相比，BGA封装方式有更加快速有效的散热途径。
在示例性地实施例中，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
在所述接收所述龙芯处理器传输的销毁信号之前，所述方法还包括：
通过所述控制模块接收所述供电电路的第一输出端传输的第一电压；
通过所述输入输出接口模块接收所述供电电路的第二输出端传输的第二电压；
通过所述缓存模块接收所述供电电路的第三输出端传输的第三电压；
通过所述闪存模块接收所述供电电路的第四输出端传输的第四电压。
为了提高嵌入式缓存芯片的供电效率，通过供电电路对嵌入式存储芯片的每个模块进行供电。供电电路分压出四个电压输出端。其中，本实施例优选将第一电压为1.1V，第二电压为3.3V，第三电压为1.5V，第四电压为1.8V。即控制模块需要的供电电压为1.1V、NANDflash闪存模块需要的供电电压为1.8V、DRAM模块缓存需要的供电电压为1.5V、IO输入输出接口模块需要的供电电压为3.3V。供电电路的第一输出端为VCCK，供电电路的第二输出端为VCC3F，供电电路的第三输出端为VCCDQ，供电电路的第四输出端为VCCFQ。
在示例性地实施例中，所述第一电压、所述第二电压、所述第三电压以及所述第四电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。预设上电时序为1.1V>3.3V>1.5V>1.8V，即上电时序预先设置为1.1V电压上电早于3.3V电压，3.3V电压上电早于1.5V电压，1.5V电压上电早于1.8V电压。如果不满足预设上电时序则会出现认不到盘的情况，即龙芯处理器认不到嵌入式存储芯片，保证了龙芯处理器与嵌入式存储芯片连接的稳定性，以使龙芯处理器能够正常读取嵌入式存储芯片。所述电压时序控制电路的设置能够保证外接供电电路能够按照预设上电时序向嵌入式存储芯片的各个模块进行供电，统一、有效地管理所述嵌入式存储芯片的各个模块的上电，有效减低各个模块同时上电的瞬间对供电电网的冲剂，确保用电的稳定和安全。
为了保证所述嵌入式存储芯片能够被龙芯处理器正常识别，请参阅图8，所述方法还包括：预先对自主研发完成后的嵌入式存储芯片进行识别测试操作，具体如下；
步骤S400，通过所述至少一组第一差分信号发送接收引脚对发送第一测试差分信号至所述龙芯处理器；
步骤S402，通过与所述至少一组第一差分信号发送接收引脚对对应的至少一组第二差分信号发送接收引脚对基于所述第一测试差分信号生成第二测试差分信号；
步骤S404，当接收到所述龙芯处理器返回的第二测试差分信号，则确定建立与所述龙芯处理器之间的信号传输通道；
步骤S406，建立所述信号传输通道之后，接收所述供电电路传输的多个电压，每个电压的电压值不一致；
步骤S408，判断是否按照预设上电时序接收到所述多个电压；
步骤S410，若按照所述预设上电时序接收到所述多个电压，则确定建立与所述龙芯处理器之间的连接，以使所述龙芯处理器识别所述嵌入式存储芯片。
在示例性的实施例中，若在预设时间内未接收到与所述至少一组第一差分信号发送接收引脚对对应的至少一组第二差分信号发送接收引脚对基于所述第一测试差分信号返回的第二测试差分信号，则确定与所述龙芯处理器之间的信号传输连接失败，即嵌入式存储芯片无法被龙芯处理器识别，并确定所述嵌入式存储芯片进入返工状态，以重新配置所述嵌入式存储芯片。
若不是按照所述预设上电时序接收到所述多个电压，则确定与所述龙芯处理器之间的连接失败，即嵌入式存储芯片无法正常上电，导致嵌入式存储芯片无法被龙芯处理器识别，并确定所述嵌入式存储芯片进入返工状态，以重新配置所述嵌入式存储芯片。
在示例性地实施例中，所述供电电路包括第一供电电路与第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制模块、传输所述第二电压至所述输入输出接口模块以及传输所述第四电压至所述闪存模块，所述第二供电电路用于传输所述第三电压至所述缓存模块；请参阅图9-1和图9-2，图9-1示意性示出了第一供电电路的供电原理示意图，图9-2示意性示出了第二供电电路的供电原理示意图。具体如下：
如图9-1所示，第一供电电路：
所述第一供电电路包括第一电源供电芯片，所述第一电源供电芯片包括多组第一电源输入接口，例如两组VIN1、两组VIN2、两组VIN3和VIN，所述多组第一电源输入接口连接外部电源。示例性的，两组VIN1、两组VIN2、两组VIN3和VIN通过导线并联，均连接外部电源VCCIN。两组VIN1、两组VIN2、两组VIN3和VIN均连接一个电容之后接地。
所述第一电源供电芯片还包括第一输出接口VOUT3和第二输出接口，所述第二输出接口包括第二主输出接口VOUT1和第二I/O输出接口VOUT2；所述第一供电电路包括用于稳压的第一电感L6、用于稳压的第二电感L3、用于耦合的第一电容C31、用于耦合的第二电容C41和用于耦合的第三电容C30；
所述第一电感L6的一端连接所述第一电源供电芯片的第一电感连接端口LX3，所述第一电感L6的另一端连接所述控制模块的输入端VCCK以及所述第一输出接口VOUT3，所述第一输出接口VOUT3连接所述第一电容C19的一端，所述第一电容31的另一端接地；
所述第二主输出接口VOUT1连接所述闪存的第一输入端VCC3F，所述第二主输出接口VOUT1连接所述第二电容C41的一端，所述第二电容C41的另一端接地；
所述第二I/O输出接口VOUT2连接第二电感L3的一端，所述第二电感L3的一端还连接所述闪存的第二输入端VCCFQ，所述第二电感L3的另一端连接所述第一电源供电芯片的第二电感连接端口LX3，所述第二I/O输出接口VOUT2连接所述第三电容C19的一端，所述第三电容C19的另一端接地。
如图9-2所示，第二供电电路：
所述第二供电电路包括第二电源供电芯片，所述第二电源供电芯片包括第二电源输入接口VIN、使能引脚EN、反馈引脚FB以及转换引脚SW，所述第二电源输入接口VIN连接所述外部电源VCCN，使能引脚QE连接第一电源芯片的待机引脚DEVSLP；所述第二供电电路包括第四电容C22、第三电感L4与电阻R17组成的稳压电路。第四电容C22的一端连接反馈引脚FB，第四电容C22的另一端连接第三输出端VCCDQ；第三电感L4的一端连接转换引脚SW，第三电感L4的另一端连接第三输出端VCCDQ；第一电阻R17的一端连接反馈引脚FB，第一电阻R17的另一端连接第三输出端VCCDQ。第一电阻R17与第四电容C22与反馈引脚FB的连接端，连接有第二电阻R18，第二电阻R18的另一端接地。
为了在供电电路无法为所述嵌入式存储芯片供电或者无法及时供电时，保证嵌入式存储芯片的正常运行，在示例性的实施例中，所述第一供电电路连接有一个或多个用于储能的第一去耦电容、一个或多个用于储能的第二去耦电容以及一个或多个用于储能的第三去耦电容；所述第二供电电路连接有一个或多个用于储能的第四去耦电容；
所述方法还包括：
若所述外部电源与所述供电电路断开连接，则
通过所述控制模块接收所述第一去耦电容提供的第五电压；
通过所述输入输出接口模块接收所述第二去耦电容提供的第六电压；
通过所述闪存模块接收所述第三去耦电容提供的第七电压；
通过所述缓存模块接收所述第四去耦电容提供的第八电压。
通过上述第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容，在信号传输过程中避免其他信号的干扰，且第一去耦电容、第二去耦电容、第三去耦电容以及第四去耦电容均具备缓存能量的功能。在高频器件工作的时候，在频率的影响下，产生很大的电感影响，而导致嵌入式存储芯片各个模块的供电不及时或者是供电电路与嵌入式存储芯片断开连接时，通过上述去耦电容及时为所述嵌入式存储芯片各个模块供电，保证嵌入式存储芯片能够正常运行。
在示例性地实施例中，所述嵌入式存储芯片还连接有智能销毁排插，所述智能销毁排插与所述嵌入式存储芯片电气连接；所述方法包括：
通过所述嵌入式存储芯片接收所述智能排插短接产生的所述销毁信号。
当龙芯处理器出现突发状况，无法发送销毁信号时，为了确保嵌入式存储芯片的销毁功能在紧急情况下的顺利执行，本实施例还在龙芯处理器上设置了智能销毁排插。智能销毁排插与嵌入式存储芯片的启动智能销毁功能的使能引脚电气连接，通过对智能销毁排插盖帽的方式实现对该使能引脚的短接，从而给该使能引脚一个低电平，实现对嵌入式存储芯片进行智能销毁功能开启的控制。通过直接盖帽短接的方式实现智能销毁功能，若为排插短接的方式，预设时间优选为至一秒，可以保证销毁时间在5秒内，提高了智能销毁的效率。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (8)

1.一种基于龙芯处理器的智能销毁方法，其特征在于，所述龙芯处理器上板贴有一嵌入式存储芯片，所述龙芯处理器连接有桥片，所述嵌入式存储芯片通过所述桥片电气连接所述龙芯处理器，所述方法包括：
通过所述龙芯处理器发送销毁信号至所述桥片，所述销毁信号用于指示所述嵌入式存储芯片擦除所述龙芯处理器存储于所述嵌入式存储 芯片中的存储数据；
通过所述桥片与所述嵌入式存储芯片之间预设的差分信号传输通道将所述销毁信号传输给所述嵌入式存储芯片，所述销毁信号为基于SATA协议传输的信号；
通过所述嵌入式存储芯片执行以下操作：
接收所述销毁信号；
当接收到所述龙芯处理器传输的销毁信号时，监测所述销毁信号的持续时间；
判断所述持续时间是否满足预设时间；
若所述持续时间满足预设时间，则确定进入擦除执行状态，并基于所述擦除执行状态对所述存储数据进行擦除操作；
通过预设的判断条件判断所述擦除操作是否完成；及
若确定所述擦除操作完成，则进入待机状态；
所述方法还包括：
当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到所述龙芯处理器的任何一个控制信号，则从所述擦除执行状态进入故障处理状态；所述任何一个控制信号用于指示所述嵌入式存储芯片进入对应的任务执行状态；
所述嵌入式存储芯片生成响应于所述任何一个控制信号的错误信号，将所述错误信号返回给所述龙芯处理器，所述错误信号用于表示所述嵌入式存储芯片进入对应的任务执行状态失败；及
当发送所述错误信号后，所述嵌入式存储芯片从所述故障处理状态进入所述擦除执行状态，以继续进行所述擦除操作；
所述方法还包括：
当所述嵌入式存储芯片处于所述擦除执行状态时，若接收到电源循环信号，则从所述擦除执行状态进入擦除暂停状态，所述电源循环信号用于指示所述嵌入式存储芯片执行电源循环操作；
所述嵌入式存储芯片根据所述电源循环信号执行电源循环操作；及
当所述电源循环操作执行完成后，所述嵌入式存储芯片从所述擦除暂停状态进入所述擦除执行状态，以继续进行所述擦除操作。
2.根据权利要求1所述的基于龙芯处理器的智能销毁方法，其特征在于，所述嵌入式存储芯片包括多组第一差分信号发送接收引脚对，所述多组第一差分信号发送接收引脚对一一对应于所述桥片的多组第二差分信号发送接收引脚对；
所述方法还包括：
预先通过所述多组第一差分信号发送接收引脚对与对应的所述多组第二差分信号发送接收引脚对的对应关系，构建所述嵌入式存储芯片与所述桥片之间的差分信号传输通道。
3.根据权利要求1所述的基于龙芯处理器的智能销毁方法，其特征在于，所述嵌入式存储芯片包括控制模块、闪存模块、缓存模块以及输入输出接口模块。
4.根据权利要求3所述的基于龙芯处理器的智能销毁方法，其特征在于，所述控制模块、所述闪存模块、所述缓存模块以及所述输入输出接口模块通过BGA技术封装于所述嵌入式存储芯片内。
5.根据权利要求4所述的基于龙芯处理器的智能销毁方法，其特征在于，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
在所述接收所述龙芯处理器传输的销毁信号之前，所述方法还包括：
通过所述控制模块接收所述供电电路的第一输出端传输的第一电压；
通过所述输入输出接口模块接收所述供电电路的第二输出端传输的第二电压；
通过所述缓存模块接收所述供电电路的第三输出端传输的第三电压；
通过所述闪存模块接收所述供电电路的第四输出端传输的第四电压。
6.根据权利要求5所述的基于龙芯处理器的智能销毁方法，其特征在于，所述第一电压、所述第二电压、所述第三电压以及所述第四电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。
7.根据权利要求6所述的基于龙芯处理器的智能销毁方法，其特征在于，所述供电电路包括第一供电电路与第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制模块、传输所述第二电压至所述输入输出接口模块以及传输所述第四电压至所述闪存模块，所述第二供电电路用于传输所述第三电压至所述缓存模块；
所述第一供电电路连接有一个或多个用于储能的第一去耦电容、一个或多个用于储能的第二去耦电容以及一个或多个用于储能的第三去耦电容；所述第二供电电路连接有一个或多个用于储能的第四去耦电容；
所述方法还包括：
若所述外部电源与所述供电电路断开连接，则
通过所述控制模块接收所述第一去耦电容提供的第五电压；
通过所述输入输出接口模块接收所述第二去耦电容提供的第六电压；
通过所述闪存模块接收所述第三去耦电容提供的第七电压；
通过所述缓存模块接收所述第四去耦电容提供的第八电压。
8.根据权利要求1所述的基于龙芯处理器的智能销毁方法，其特征在于，所述嵌入式存储芯片还连接有智能销毁排插，所述智能销毁排插与所述嵌入式存储芯片电气连接；所述方法包括：
通过所述嵌入式存储芯片接收所述智能销毁排插短接产生的所述销毁信号。
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