CN104679693A - 一种1553b总线协议ip核的多接口模式实现方法 - Google Patents

Abstract

本发明属于1553B总线协议的IP核设计领域，提供了一种1553B总线协议IP核的多接口模式实现方法。该方法是通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别。可识别出透明模式下的读写1553B总线协议IP核的外部存储器、读写1553B总线协议IP核内部的共享存储器两种读写控制模式，并可识别出缓冲模式下的16位非零等待缓冲模式、以及16位零等待缓冲模式两种读写控制模式，还可识别出缓冲模式下的8位非零等待缓冲模式、以及8位零等待缓冲模式两种读写控制模式，从而解决了现有1553B总线协议IP核的接口形式单一的问题，提高了可扩展性。

Description

一种1553B总线协议IP核的多接口模式实现方法

技术领域

本发明属于基于1553B总线协议的IP核设计领域，尤其涉及一种1553B总线协议IP核的多接口模式实现方法。

背景技术

1553B总线协议，也称MIL-STD-1553B总线接口协议。公知地，1553B总线的传输速率为1Mbps，传输协议为命令/响应方式，传输媒介为屏蔽双绞线，故障容错机制为典型的双冗余方式。挂在1553B总线上的设备为终端设备，终端设备又包括三种类型：总线控制器（Bus Controller，BC），用于作为总线的控制者和管理者；远程终端（Remote Terminal，RT），用于从总线上获取有效命令并作出响应，完成相应动作；总线监视器（Monitor Terminal，MT），用于实现总线上数据的监视和记录。1553B总线需专用的1553B总线接口芯片，1553B总线接口芯片的一端与屏蔽双绞线连接，1553B总线接口芯片的另一端连接微处理器，用于实现总线上各终端设备的通信。

目前，市场上的主流1553B总线接口芯片供应商有DDC公司、CONDOR公司、SBS公司等。其中，DDC公司的BU-61570、BU-61580及U-61840等系列的接口芯片应用较为广泛。如图1示出了现有技术提供的1553B总线接口芯片中，1553B总线协议IP核的典型结构。包括：内部的共享存储器、协议处理单元、协议编解码单元、以及连接微处理器的接口单元。其中的协议处理单元为核心的处理模块，包括协议控制器、寄存器组、总线控制器模式功能块、远程终端模式功能块和总线监视器模式功能块。该1553B总线协议IP核在工作时，微处理器通过接口单元配置寄存器组中相应寄存器值，协议控制器根据相应寄存器值，控制总线控制器模式功能块、远程终端模式功能块或总线监视器模式功能块工作；在发送数据时，总线控制器模式功能块、远程终端模式功能块或总线监视器模式功能块将微处理器发送的数据进行处理后，由协议编解码单元编码，编码后的数据通过A通道或B通道发送；在接收数据时，协议编解码单元从1553B总线获取数据并解码，总线控制器模式功能块、远程终端模式功能块或总线监视器模式功能块将协议编解码单元编码解码后的数据进行处理后，存储到共享存储器或外部存储器中，以供微处理器读取。

其中，微处理器由于数据宽度及握手机制的不同，接口模块为了实现与微处理器之间的数据传输，需要根据不同类型的微处理器匹配相应的读写控制模式。归纳起来，读写控制模式包括透明模式和缓冲模式，透明模式是指微处理器从存储器中读写数据，并可寻址到1553B总线接口芯片的外部存储器。缓冲模式又包括16位零等待缓冲模式、8位零等待缓冲模式、16位非零等待缓冲模式、8位非零等待缓冲模式；16位和8位分别是指微处理器的数据宽度，非零等待缓冲模式是指在微处理器对1553B总线协议IP核进行读写操作时，1553B总线协议IP核若有内部操作，则微处理器需要等待1553B总线协议IP核准备好并输出相应握手信号后，再对1553B总线协议IP核进行操作，零等待待缓冲模式则没有该握手信号，可随时对1553B总线协议IP核进行操作。

但在现有的前述1553B总线协议IP核中，接口单元在1553B总线协议IP核设计成型后便固定为一种读写控制模式，只能与相匹配的微处理器进行数据传输，接口形式单一，可扩展性差。

发明内容

本发明实施例的目的在于提供一种1553B总线协议IP核的多接口模式实现方法，旨在解决现有的1553B总线协议IP核的接口形式单一，只能与读写控制模式相匹配的微处理器进行数据传输，可扩展性差的问题。

本发明实施例是这样实现的，一种1553B总线协议IP核的多接口模式实现方法，所述方法包括以下步骤：

通过接口单元获取微处理器发送的第一配置指令，根据所述第一配置指令识别与所述微处理器匹配的读写控制模式为透明模式或缓冲模式；

若识别与所述微处理器匹配的读写控制模式为透明模式，则通过所述接口单元获取所述微处理器发送的第二配置指令，根据所述第二配置指令识别与所述微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

本发明实施例的另一目的在于提供一种多接口管理系统，所述系统包括：

第一识别模块，用于通过接口单元获取微处理器发送的第一配置指令，根据所述第一配置指令识别与所述微处理器匹配的读写控制模式为透明模式或缓冲模式；

第二识别模块，用于当所述第一识别模块识别与所述微处理器匹配的读写控制模式为所述透明模式时，通过所述接口单元获取所述微处理器发送的第二配置指令，根据所述第二配置指令识别与所述微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

本发明实施例的另一目的在于提供一种1553B总线协议IP核，包括协议处理单元、协议编解码单元、连接外部一微处理器的接口单元、连接所述接口单元的共享存储器，所述1553B总线协议IP核还包括多接口管理系统，所述多接口管理系统是如上所述的多接口管理系统。

本发明实施例的另一目的在于提供一种1553B总线接口芯片，所述1553B总线接口芯片包括：

分别连接到1553B总线上的第一变压器和第二变压器；

加载有1553B总线协议IP核的现场可编程门阵列芯片；

收发器，用于通过所述第一变压器或所述第二变压器实现所述现场可编程门阵列芯片与所述1553B总线之间的数据传输；

程序加载芯片，用于在上电时将程序加载到所述现场可编程门阵列芯片中；

电源复位芯片，用于提供所述现场可编程门阵列芯片的复位信号；

时钟源，用于提供所述1553B总线协议IP核的时钟源信号；

所述1553B总线协议IP核是如上所述的1553B总线协议IP核。

本发明实施例提供的1553B总线协议IP核的多接口模式实现方法及多接口管理系统是通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别。可识别出透明模式下的读写1553B总线协议IP核的外部存储器、以及读写1553B总线协议IP核内部的共享存储器两种读写控制模式，并可进一步识别出缓冲模式下的16位非零等待缓冲模式、以及16位零等待缓冲模式两种读写控制模式，还可更进一步识别出缓冲模式下的8位非零等待缓冲模式、以及8位零等待缓冲模式两种读写控制模式，从而解决了现有1553B总线协议IP核的接口形式单一的问题，可根据不同的微处理器匹配相应的读写控制模式，提高了可扩展性。

附图说明

图1是现有技术提供的1553B总线协议IP核的典型结构图；

图2是本发明实施例一提供的1553B总线协议IP核的多接口模式实现方法的流程图；

图3是本发明实施例二提供的多接口管理系统的结构图；

图4是本发明实施例三提供的1553B总线协议IP核的结构图；

图5是本发明实施例四提供的1553B总线接口芯片的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有技术存在的问题，本发明提出了一种1553B总线协议IP核的多接口模式实现方法及多接口管理系统。该方法及系统是通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别。以下将结合实施例详细说明本发明的实现方式：

实施例一

本发明实施例一提出了一种1553B总线协议IP核的多接口模式实现方法，如图2所示，包括：

步骤S1：通过接口单元获取微处理器发送的第一配置指令，根据第一配置指令识别与微处理器匹配的读写控制模式为透明模式或缓冲模式。

本发明实施例一中，可根据第一配置指令为高电平或低电平，实现对透明模式或缓冲模式的识别。例如，若第一配置指令trans_buf为高电平，即trans_buf=1，可识别读写控制模式为透明模式；若第一配置指令trans_buf为低电平，即trans_buf=0，可识别读写控制模式为缓冲模式。

步骤S2：若识别与微处理器匹配的读写控制模式为透明模式，则通过接口单元获取微处理器发送的第二配置指令，根据第二配置指令识别与微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

本发明实施例一中，读写控制模式为读写1553B总线协议IP核的外部存储器，即是说，在该模式下，微处理器通过接口单元对1553B总线协议IP核的外部存储器进行读写操作；读写控制模式为读写1553B总线协议IP核内部的共享存储器，即是说，在该模式下，微处理器通过接口单元对1553B总线协议IP核内部的共享存储器进行读写操作。

本发明实施例一中，可根据第二配置指令为高电平或低电平，实现对读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器的模式识别。例如，若第二配置指令mem_in_trig_sel为高电平，即mem_in_trig_sel=1，可识别读写控制模式为读写1553B总线协议IP核的外部存储器；若第二配置指令mem_in_trig_sel为低电平，即mem_in_trig_sel=0，可识别读写控制模式为读写1553B总线协议IP核内部的共享存储器。之后，接口单元根据识别出的读写控制模式，实现微处理器对1553B总线协议IP核的相应操作。

进一步地，在步骤S1之后，还可包括：

步骤S3：若识别与微处理器匹配的读写控制模式为缓冲模式，则通过接口单元获取微处理器发送的第三配置指令，根据第三配置指令识别微处理器的数据位宽为16位或8位。

本发明实施例一中，可根据第三配置指令为高电平或低电平，实现对微处理器的数据位宽的识别。例如，若第三配置指令为高电平，可识别微处理器的数据位宽为16位；若第三配置指令为低电平，可识别微处理器的数据位宽为8位。

步骤S4：若识别微处理器的数据位宽为16位，则在微处理器的读写操作过程中，判断是否通过接口单元接收到微处理器发送的握手信号，是则识别与微处理器匹配的读写控制模式为16位非零等待缓冲模式，否则识别与微处理器匹配的读写控制模式为16位零等待缓冲模式。之后，接口单元根据识别出的读写控制模式，实现微处理器对1553B总线协议IP核的相应操作。

更进一步地，在步骤S3之后，还可包括：

步骤S5：若识别微处理器的数据位宽为8位，则在微处理器的读写操作过程中，判断是否通过接口单元接收到微处理器发送的握手信号，是则识别与微处理器匹配的读写控制模式为8位非零等待缓冲模式，否则识别与微处理器匹配的读写控制模式为8位零等待缓冲模式。之后，接口单元根据识别出的读写控制模式，实现微处理器对1553B总线协议IP核的相应操作。

本发明实施例一提出的1553B总线协议IP核的多接口模式实现方法是通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别。可识别出透明模式下的读写1553B总线协议IP核的外部存储器、以及读写1553B总线协议IP核内部的共享存储器两种读写控制模式，并可进一步识别出缓冲模式下的16位非零等待缓冲模式、以及16位零等待缓冲模式两种读写控制模式，还可更进一步识别出缓冲模式下的8位非零等待缓冲模式、以及8位零等待缓冲模式两种读写控制模式，从而解决了现有1553B总线协议IP核的接口形式单一的问题，可根据不同的微处理器匹配相应的读写控制模式，提高了可扩展性。

实施例二

本发明实施例二提出了一种多接口管理系统，如图3所示，为了便于说明，仅示出了与本发明实施例二相关的部分。

详细而言，本发明实施例二提供的多接口管理系统包括：第一识别模块11，用于通过接口单元获取微处理器发送的第一配置指令，根据第一配置指令识别与微处理器匹配的读写控制模式为透明模式或缓冲模式；第二识别模块12，用于当第一识别模块11识别与微处理器匹配的读写控制模式为透明模式时，通过接口单元获取微处理器发送的第二配置指令，根据第二配置指令识别与微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

进一步地，该多接口管理系统还可包括：第三识别模块13，用于当第一识别模块11识别与微处理器匹配的读写控制模式为缓冲模式时，通过接口单元获取微处理器发送的第三配置指令，根据第三配置指令识别微处理器的数据位宽为16位或8位；第四识别模块14，用于当第三识别模块13识别微处理器的数据位宽为16位时，在微处理器的读写操作过程中，判断是否通过接口单元接收到微处理器发送的握手信号，是则识别与微处理器匹配的读写控制模式为16位非零等待缓冲模式，否则识别与微处理器匹配的读写控制模式为16位零等待缓冲模式。

更进一步地，该多接口管理系统还可包括：第五识别模块15，用于当第三识别模块13识别微处理器的数据位宽为8位时，在微处理器的读写操作过程中，判断是否通过接口单元接收到微处理器发送的握手信号，是则识别与微处理器匹配的读写控制模式为8位非零等待缓冲模式，否则识别与微处理器匹配的读写控制模式为8位零等待缓冲模式。

本发明实施例二提出的多接口管理系统是通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别，从而解决了现有1553B总线协议IP核的接口形式单一的问题，可根据不同的微处理器匹配相应的读写控制模式，提高了可扩展性。

实施例三

本发明实施例三提出了一种1553B总线协议IP核，如图4所示，为了便于说明，仅示出了与本发明实施例三相关的部分。

详细而言，该1553B总线协议IP核包括：接口单元22，接口单元22通过数据线C、地址线D、以及控制线E连接微处理器，还可根据实际需要而连接外部存储器；连接接口单元22的共享存储器23；连接接口单元22和微处理器的协议处理单元24；连接协议处理单元24的协议编解码单元25。其中，协议处理单元24的内部结构及功能如图1所示，在此不赘述。

与现有1553B总线协议IP核不同的是，该1553B总线协议IP核还包括一连接接口单元22的多接口管理系统21，多接口管理系统21是如前述实施例二所述的多接口管理系统，在此不赘述。

进一步地，由于现有的1553B总线协议IP核采用的收发速率是1Mbps收发速率，该速率较低而不能满足一些高速传输要求，为此，本发明实施例三中，1553B总线协议IP核还可包括：连接接口单元22、协议处理单元24以及协议编解码单元25的时钟管理单元26，用于对外部输入的时钟源信号CLK进行倍频处理，并将倍频后的时钟信号输出给接口单元22、协议处理单元24和协议编解码单元25。

优选地，时钟管理单元26为一锁相环，该锁相环的倍频系数可根据实际需提升的传输速率而定，例如，当倍频系数为1时，1553B总线协议IP核的传输速率为标准的1Mbps，当倍频系数为2时，1553B总线协议IP核的传输速率为2Mbps，当倍频系数为4时，1553B总线协议IP核的传输速率为4Mbps，以此类推。

本发明实施例三提出的1553B总线协议IP核是增加了可对接口单元22进行不同读写控制模式识别的多接口管理系统21，多接口管理系统21通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元22的读写控制模式的识别，从而解决了现有1553B总线协议IP核的接口形式单一的问题，可根据不同的微处理器匹配相应的读写控制模式，提高了可扩展性。另外，该1553B总线协议IP核通过时钟管理单元26对外部输入的时钟源信号进行倍频处理后，提供给该1553B总线协议IP核中的其它功能单元，从而提升了该1553B总线协议IP核的数据收发速率，可适用于对传输速率要求较高的场合。

实施例四

本发明实施例四提出了一种1553B总线接口芯片，如图5所示，为了便于说明，仅示出了与本发明实施例四相关的部分。

详细而言，本发明实施例四提供的1553B总线接口芯片包括：分别连接到1553B总线上的第一变压器33和第二变压器34；加载有1553B总线协议IP核的现场可编程门阵列（Field－Programmable Gate Array，FPGA）芯片31；收发器32，用于通过第一变压器33或第二变压器34实现FPGA芯片31与1553B总线之间的数据传输；程序加载芯片35，用于在上电时将程序加载到FPGA芯片31中；电源复位芯片36，用于提供FPGA芯片31的复位信号；时钟源37，用于提供1553B总线协议IP核的时钟源信号CLK。

其中，1553B总线协议IP核为如前述实施例三所述的1553B总线协议IP核，在此不赘述。

其中，FPGA芯片31还通过调试接口连接微处理器，微处理器通过该调试接口对写入FPGA芯片31的程序进行调试，并在调试成功后，将最终的程序通过该调试接口写入程序加载芯片35中。

本发明实施例四提出的1553B总线接口芯片是在FPGA芯片31中，应用了包括有多接口管理系统的1553B总线协议IP核，多接口管理系统通过接收并识别微处理器的相关配置指令，实现对1553B总线协议IP核中接口单元的读写控制模式的识别，从而解决了现有1553B总线协议IP核的接口形式单一的问题，可根据不同的微处理器匹配相应的读写控制模式，提高了1553B总线接口芯片的可扩展性。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来控制相关的硬件完成，所述的程序可以在存储于一计算机可读取存储介质中，所述的存储介质，如ROM/RAM、磁盘、光盘等。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种1553B总线协议IP核的多接口模式实现方法，其特征在于，所述方法包括以下步骤：

通过接口单元获取微处理器发送的第一配置指令，根据所述第一配置指令识别与所述微处理器匹配的读写控制模式为透明模式或缓冲模式；

若识别与所述微处理器匹配的读写控制模式为透明模式，则通过所述接口单元获取所述微处理器发送的第二配置指令，根据所述第二配置指令识别与所述微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

2.如权利要求1所述的1553B总线协议IP核的多接口模式实现方法，其特征在于，在所述通过接口单元获取微处理器发送的第一配置指令，根据所述第一配置指令识别与所述微处理器匹配的读写控制模式为透明模式或缓冲模式的步骤之后，所述方法还包括以下步骤：

若识别与所述微处理器匹配的读写控制模式为所述缓冲模式，则通过所述接口单元获取所述微处理器发送的第三配置指令，根据所述第三配置指令识别所述微处理器的数据位宽为16位或8位；

若识别所述微处理器的数据位宽为16位，则在所述微处理器的读写操作过程中，判断是否通过所述接口单元接收到所述微处理器发送的握手信号，是则识别与所述微处理器匹配的读写控制模式为16位非零等待缓冲模式，否则识别与所述微处理器匹配的读写控制模式为16位零等待缓冲模式。

3.如权利要求2所述的1553B总线协议IP核的多接口模式实现方法，其特征在于，在所述根据所述第三配置指令识别所述微处理器的数据位宽为16位或8位的步骤之后，所述方法还包括以下步骤：

若识别所述微处理器的数据位宽为8位，则在所述微处理器的读写操作过程中，判断是否通过所述接口单元接收到所述微处理器发送的握手信号，是则识别与所述微处理器匹配的读写控制模式为8位非零等待缓冲模式，否则识别与所述微处理器匹配的读写控制模式为8位零等待缓冲模式。

4.一种多接口管理系统，其特征在于，所述系统包括：

第一识别模块，用于通过接口单元获取微处理器发送的第一配置指令，根据所述第一配置指令识别与所述微处理器匹配的读写控制模式为透明模式或缓冲模式；

第二识别模块，用于当所述第一识别模块识别与所述微处理器匹配的读写控制模式为所述透明模式时，通过所述接口单元获取所述微处理器发送的第二配置指令，根据所述第二配置指令识别与所述微处理器匹配的读写控制模式为读写1553B总线协议IP核的外部存储器或读写1553B总线协议IP核内部的共享存储器。

5.如权利要求4所述的多接口管理系统，其特征在于，所述系统还包括：

第三识别模块，用于当所述第一识别模块识别与所述微处理器匹配的读写控制模式为所述缓冲模式时，通过所述接口单元获取所述微处理器发送的第三配置指令，根据所述第三配置指令识别所述微处理器的数据位宽为16位或8位；

第四识别模块，用于当所述第三识别模块识别所述微处理器的数据位宽为16位时，在所述微处理器的读写操作过程中，判断是否通过所述接口单元接收到所述微处理器发送的握手信号，是则识别与所述微处理器匹配的读写控制模式为16位非零等待缓冲模式，否则识别与所述微处理器匹配的读写控制模式为16位零等待缓冲模式。

6.如权利要求5所述的多接口管理系统，其特征在于，所述系统还包括：

第五识别模块，用于当所述第三识别模块识别所述微处理器的数据位宽为8位时，在所述微处理器的读写操作过程中，判断是否通过所述接口单元接收到所述微处理器发送的握手信号，是则识别与所述微处理器匹配的读写控制模式为8位非零等待缓冲模式，否则识别与所述微处理器匹配的读写控制模式为8位零等待缓冲模式。

7.一种1553B总线协议IP核，包括协议处理单元、协议编解码单元、连接外部一微处理器的接口单元、连接所述接口单元的共享存储器，其特征在于，所述1553B总线协议IP核还包括多接口管理系统，所述多接口管理系统是如权利要求4至6任一项所述的多接口管理系统。

8.如权利要求7所述的1553B总线协议IP核，其特征在于，所述1553B总线协议IP核还包括：

连接所述接口单元、所述协议处理单元以及所述协议编解码单元的时钟管理单元，用于对外部输入的时钟源信号进行倍频处理，并将倍频后的时钟信号输出给所述接口单元、所述协议处理单元和所述协议编解码单元。

9.一种1553B总线接口芯片，其特征在于，所述1553B总线接口芯片包括：

分别连接到1553B总线上的第一变压器和第二变压器；

加载有1553B总线协议IP核的现场可编程门阵列芯片；

收发器，用于通过所述第一变压器或所述第二变压器实现所述现场可编程门阵列芯片与所述1553B总线之间的数据传输；

程序加载芯片，用于在上电时将程序加载到所述现场可编程门阵列芯片中；

电源复位芯片，用于提供所述现场可编程门阵列芯片的复位信号；

时钟源，用于提供所述1553B总线协议IP核的时钟源信号；

所述1553B总线协议IP核是如权利要求7所述的1553B总线协议IP核。

10.如权利要求9所述的1553B总线接口芯片，其特征在于，所述1553B总线协议IP核还包括：

连接所述接口单元、所述协议处理单元以及所述协议编解码单元的时钟管理单元，用于对外部输入的时钟源信号进行倍频处理，并将倍频后的时钟信号输出给所述接口单元、所述协议处理单元和所述协议编解码单元。